JPH0130170B2 - - Google Patents
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- JPH0130170B2 JPH0130170B2 JP58101101A JP10110183A JPH0130170B2 JP H0130170 B2 JPH0130170 B2 JP H0130170B2 JP 58101101 A JP58101101 A JP 58101101A JP 10110183 A JP10110183 A JP 10110183A JP H0130170 B2 JPH0130170 B2 JP H0130170B2
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は複数のチヤネル装置を制御するチヤネ
ル処理装置の構成法に関す。
ル処理装置の構成法に関す。
(b) 技術の背景
共通制御方式のチヤネル処理装置は従来から有
つたが、共通制御部と各チヤネル装置対応の個別
部との作業分担に問題が有つた。即ち、コマンド
チエイン処理、データチエイン処理、ページ境界
処理等、本来各チヤネル装置が分担すべき処理も
高速処理が要求されるので、共通制御部が実行す
るのが一般的であつた。その為、複数のチヤネル
装置から、上記のような処理要求が同時に発生し
た場合に、上記処理が間に合わなくなり、オーバ
ランになるケースが多く、チヤネル処理装置にお
ける共通制御部と個別部の機能分担について、再
検討が必要であつた。
つたが、共通制御部と各チヤネル装置対応の個別
部との作業分担に問題が有つた。即ち、コマンド
チエイン処理、データチエイン処理、ページ境界
処理等、本来各チヤネル装置が分担すべき処理も
高速処理が要求されるので、共通制御部が実行す
るのが一般的であつた。その為、複数のチヤネル
装置から、上記のような処理要求が同時に発生し
た場合に、上記処理が間に合わなくなり、オーバ
ランになるケースが多く、チヤネル処理装置にお
ける共通制御部と個別部の機能分担について、再
検討が必要であつた。
そして、最近の論理回路の高集積化動向に伴つ
て、上記個別部の機能向上によるハードウエア増
が問題にならなくなり、上記個別部に対する機能
向上が望まれていた。
て、上記個別部の機能向上によるハードウエア増
が問題にならなくなり、上記個別部に対する機能
向上が望まれていた。
(c) 従来技術と問題点
従来のチヤネル処理装置における共通制御部に
おいて、入出力装置でのオーバランを防ぐ手段と
しては、共通制御部をパイプライン化して、複数
チヤネル装置に対する処理を同時に行えるように
する等、複雑な制御方式を考えなければならない
問題があつた。
おいて、入出力装置でのオーバランを防ぐ手段と
しては、共通制御部をパイプライン化して、複数
チヤネル装置に対する処理を同時に行えるように
する等、複雑な制御方式を考えなければならない
問題があつた。
又、最近のチヤネル装置―入出力装置間の転送
プロトコル、転送速度も多様化する動向にあり、
共通制御部でこれらの処理を受け持つ従来方式で
は、対応が難しくなつていた。
プロトコル、転送速度も多様化する動向にあり、
共通制御部でこれらの処理を受け持つ従来方式で
は、対応が難しくなつていた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、前述のコマン
ドチエイン処理、データチエイン処理、ページ境
界処理等を含むチヤネルコマンド語の実行につい
ては、総て個別のチヤネル装置で処理させるよう
な機能配分とすることにより、入出力装置のオー
バランを防止すると共に、個別のチヤネル装置で
転送プロトコルの違い等を総て吸収させ、共通制
御部と個別のチヤネル装置とのインタフエースを
共通化し、該共通制御部からは、チヤネル装置固
有の機能について、特に意識する必要のない、拡
張性のある方式を提供することを目的とするもの
である。
ドチエイン処理、データチエイン処理、ページ境
界処理等を含むチヤネルコマンド語の実行につい
ては、総て個別のチヤネル装置で処理させるよう
な機能配分とすることにより、入出力装置のオー
バランを防止すると共に、個別のチヤネル装置で
転送プロトコルの違い等を総て吸収させ、共通制
御部と個別のチヤネル装置とのインタフエースを
共通化し、該共通制御部からは、チヤネル装置固
有の機能について、特に意識する必要のない、拡
張性のある方式を提供することを目的とするもの
である。
(e) 発明の構成
そしてこの目的は、本発明によれば中央制御装
置と、複数のチヤネル装置を有し該チヤネル装置
を制御するチヤネル処理装置と、メモリ装置と、
該メモリ装置のアクセス制御及び上記中央制御装
置並びにメモリ装置と上記チヤネル処理装置間の
インタフエース制御を行うメモリ制御ユニツト
と、から成るデータ処理システムにおいて、上記
チヤネル処理装置を、入出力命令や割り込みの制
御等、中央制御装置に関連する制御を行うチヤネ
ルパス制御部と、メモリアクセス制御を行うブロ
ツクとから成る入出力処理装置と、各チヤネル装
置が個別に、チヤネルコマンド語列に関連する総
ての入出力オペレーシヨンを実行するチヤネルユ
ニツトとで構成し、且つ上記入出力処理装置のメ
モリアクセス制御を行うブロツクに、上記チヤネ
ルパス制御部及びチヤネルユニツトの双方からア
クセス可能な制御情報伝達用のバツフアストレー
ジを、各チヤネル装置対応に設け、上記入出力処
理装置とチヤネルユニツト間のインタフエースを
一元化して制御することを特徴とするチヤネル処
理装置によつて達成され、共通制御部を簡単化で
き、入出力装置でのオーバランも防止できる利点
がある。
置と、複数のチヤネル装置を有し該チヤネル装置
を制御するチヤネル処理装置と、メモリ装置と、
該メモリ装置のアクセス制御及び上記中央制御装
置並びにメモリ装置と上記チヤネル処理装置間の
インタフエース制御を行うメモリ制御ユニツト
と、から成るデータ処理システムにおいて、上記
チヤネル処理装置を、入出力命令や割り込みの制
御等、中央制御装置に関連する制御を行うチヤネ
ルパス制御部と、メモリアクセス制御を行うブロ
ツクとから成る入出力処理装置と、各チヤネル装
置が個別に、チヤネルコマンド語列に関連する総
ての入出力オペレーシヨンを実行するチヤネルユ
ニツトとで構成し、且つ上記入出力処理装置のメ
モリアクセス制御を行うブロツクに、上記チヤネ
ルパス制御部及びチヤネルユニツトの双方からア
クセス可能な制御情報伝達用のバツフアストレー
ジを、各チヤネル装置対応に設け、上記入出力処
理装置とチヤネルユニツト間のインタフエースを
一元化して制御することを特徴とするチヤネル処
理装置によつて達成され、共通制御部を簡単化で
き、入出力装置でのオーバランも防止できる利点
がある。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明の主眼である入出力処
理装置（IOP）とチヤネルユニツト（CHU）と
の機能分担の１例を説明する図である。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明の主眼である入出力処
理装置（IOP）とチヤネルユニツト（CHU）と
の機能分担の１例を説明する図である。
図面において、１が入出力処理装置４（IOP）、
２がチヤネルユニツト（CHU）、３が主記憶装置
（MS）、４がメモリ制御ユニツト（MCU）、５が
中央制御装置（CPU）であり、主記憶装置
（MS）３には、入出力装置対応にサブチヤネル
（SCHW）３１が設けられている。
２がチヤネルユニツト（CHU）、３が主記憶装置
（MS）、４がメモリ制御ユニツト（MCU）、５が
中央制御装置（CPU）であり、主記憶装置
（MS）３には、入出力装置対応にサブチヤネル
（SCHW）３１が設けられている。
本発明は、上記入出力処理装置（IOP）１とチ
ヤネルユニツト（CHU）２との機能分担に関与
している。
ヤネルユニツト（CHU）２との機能分担に関与
している。
入出力処理装置（IOP）１において、１１はチ
ヤネルパスコントローラ（CPC）で入出力命令
の解析、割り込み処理、入出力オペレーシヨンの
キユーイング、チヤネルパス選択等を行う。１２
はメモリアクセス制御ブロツク（以下、バスハン
ドラーと記す）（BH）で、チヤネルパス制御部
（以下、チヤネルパスコントローラと記す）
（CPC）１１、或いはチヤネルユニツト（CHU）
２からの、主記憶装置（MS）３に対するアクセ
ス制御を行う。又チヤネルパスコントローラ
（CPC）１１と後述のチヤネル装置（CHE）２３
間の制御情報伝達用のバツフアストレージ（以
下、チヤネルトランザクシヨンバツフアと記す）
（CTB）を各チヤネル装置２３対応に持つてい
る。
ヤネルパスコントローラ（CPC）で入出力命令
の解析、割り込み処理、入出力オペレーシヨンの
キユーイング、チヤネルパス選択等を行う。１２
はメモリアクセス制御ブロツク（以下、バスハン
ドラーと記す）（BH）で、チヤネルパス制御部
（以下、チヤネルパスコントローラと記す）
（CPC）１１、或いはチヤネルユニツト（CHU）
２からの、主記憶装置（MS）３に対するアクセ
ス制御を行う。又チヤネルパスコントローラ
（CPC）１１と後述のチヤネル装置（CHE）２３
間の制御情報伝達用のバツフアストレージ（以
下、チヤネルトランザクシヨンバツフアと記す）
（CTB）を各チヤネル装置２３対応に持つてい
る。
上記、入出力処理装置（IOP）１の機能はチヤ
ネル装置（CHE）２３及びサブチヤネル
（SCHW）３１の状態管理ということになる。更
に具体的に述べれば、該サブチヤネル（SCHW）
３１は主記憶装置（MS）３上に設けられてお
り、入出力処理装置（IOP）１は中央制御装置
（CPU）５から受け取つた命令の解析時、或いは
各チヤネル装置（CHE）２３からの要求に従つ
て、該サブチヤネル（SCHW）３１を調べる為
に、サブチヤネル（SCHW）の授受及び解析を
行う。
ネル装置（CHE）２３及びサブチヤネル
（SCHW）３１の状態管理ということになる。更
に具体的に述べれば、該サブチヤネル（SCHW）
３１は主記憶装置（MS）３上に設けられてお
り、入出力処理装置（IOP）１は中央制御装置
（CPU）５から受け取つた命令の解析時、或いは
各チヤネル装置（CHE）２３からの要求に従つ
て、該サブチヤネル（SCHW）３１を調べる為
に、サブチヤネル（SCHW）の授受及び解析を
行う。
例えば、入出力命令に対しては、この入出力処
理装置（IOP）１のチヤネルパスコントローラ
（CPC）１１がサブチヤネル（SCHW）３１を読
み取り、解析して、入出力オペレーシヨンを伴う
場合、チヤネル装置（CHE）２３に実行指示を
与える。
理装置（IOP）１のチヤネルパスコントローラ
（CPC）１１がサブチヤネル（SCHW）３１を読
み取り、解析して、入出力オペレーシヨンを伴う
場合、チヤネル装置（CHE）２３に実行指示を
与える。
又、入出力処理装置（IOP）１は各チヤネル装
置（CHE）２３での入出力処理の終了、及び該
終了動作に伴う終了ステータス報告を受けて、該
ステータスの解析を行い、中央制御装置（CPU）
５への割り込み処理を行う。
置（CHE）２３での入出力処理の終了、及び該
終了動作に伴う終了ステータス報告を受けて、該
ステータスの解析を行い、中央制御装置（CPU）
５への割り込み処理を行う。
一方、チヤネルユニツト（CHU）２は各チヤ
ネル装置（CHE）２３における入出力インタフ
エース対応部であつて、チヤネルパスアダプター
（CPA）２１、バスハンドラーアダプター
（BHA）２２は、それぞれ入出力処理装置
（IOP）１におけるチヤネルパスコントローラ
（CPC）１１及びバスハンドラー（BH）１２と
のインタフエースアダプターである。このチヤネ
ルユニツト（CHU）２を構成するチヤネル装置
（CHE）２３が個別に、以下の入出力動作を行
う。
ネル装置（CHE）２３における入出力インタフ
エース対応部であつて、チヤネルパスアダプター
（CPA）２１、バスハンドラーアダプター
（BHA）２２は、それぞれ入出力処理装置
（IOP）１におけるチヤネルパスコントローラ
（CPC）１１及びバスハンドラー（BH）１２と
のインタフエースアダプターである。このチヤネ
ルユニツト（CHU）２を構成するチヤネル装置
（CHE）２３が個別に、以下の入出力動作を行
う。
入出力処理装置（IOP）１のバスハンドラー
（BH）１２に設けられているチヤネルトラン
ザクシヨンバツフア（CTB）１２１よりのコ
マンドアドレス語（CAW）の読み出し。
（BH）１２に設けられているチヤネルトラン
ザクシヨンバツフア（CTB）１２１よりのコ
マンドアドレス語（CAW）の読み出し。
上記コマンドアドレス語（CAW）によるチ
ヤネルコマンド語（CCW）の読み出し、解析、
実行動作。
ヤネルコマンド語（CCW）の読み出し、解析、
実行動作。
バスハンドラー（BH）１２経由によるデー
タ転送。
タ転送。
入出力インタフエースシーケンス制御（イニ
シヤルセレクシヨン）。
シヤルセレクシヨン）。
入出力装置ステータスの解析。
等チヤネルコマンド語列に関連する処理の総てを
実行する。
実行する。
特に、ブロツクマルチプレクスチヤネルモード
（BMC）の入出力動作においては、各チヤネル装
置（CHE）２３は一つのサブチヤネル（SCHW）
３１に対する入出力動作の実行のみを行い、同時
に複数のサブチヤネル（SCHW）３１に対する
処理を行うことはない。従つて、各チヤネル装置
（CHE）２３は同一チヤネル装置（CHE）２３に
接続されている。他の入出力装置に対応するサブ
チヤネル（SCHW）を全く意識する必要は無く、
各チヤネル装置（CHE）２３には現在処理中の
サブチヤネル情報のみが存在していることにな
る。
（BMC）の入出力動作においては、各チヤネル装
置（CHE）２３は一つのサブチヤネル（SCHW）
３１に対する入出力動作の実行のみを行い、同時
に複数のサブチヤネル（SCHW）３１に対する
処理を行うことはない。従つて、各チヤネル装置
（CHE）２３は同一チヤネル装置（CHE）２３に
接続されている。他の入出力装置に対応するサブ
チヤネル（SCHW）を全く意識する必要は無く、
各チヤネル装置（CHE）２３には現在処理中の
サブチヤネル情報のみが存在していることにな
る。
次に、第１図を参照しながら、第２図によつて
入出力命令処理時の入出力処理装置（IOP）１及
びチヤネルユニツト（CHU）２の動作の概略を、
それぞれの機能分担を中心にして説明する。
入出力命令処理時の入出力処理装置（IOP）１及
びチヤネルユニツト（CHU）２の動作の概略を、
それぞれの機能分担を中心にして説明する。
先ず、入出力処理装置（IOP）１におけるチヤ
ネルパスコントローラ（CPC）１１が、主記憶
装置（MS）３よりメモリ制御ユニツト（MCU）
４を通して、中央制御装置（CPU）５より入出
力命令（SIOF）を受信し、チヤネル装置番号、
サブチヤネル番号（入出力装置対応）を知り、主
記憶装置（MS）３に設けられている入出力装置
対応のサブチヤネル（SCHW）３１を読み出し
て、該入出力装置のステータスを見る。
ネルパスコントローラ（CPC）１１が、主記憶
装置（MS）３よりメモリ制御ユニツト（MCU）
４を通して、中央制御装置（CPU）５より入出
力命令（SIOF）を受信し、チヤネル装置番号、
サブチヤネル番号（入出力装置対応）を知り、主
記憶装置（MS）３に設けられている入出力装置
対応のサブチヤネル（SCHW）３１を読み出し
て、該入出力装置のステータスを見る。
こうして、入出力処理装置（IOP）１は当該入
出力装置のステータスに対応したコンデイシヨン
コード（CC）を中央制御装置（CPU）５に返送
して中央制御装置（CPU）５を開放する。
出力装置のステータスに対応したコンデイシヨン
コード（CC）を中央制御装置（CPU）５に返送
して中央制御装置（CPU）５を開放する。
若し、入出力処理装置（IOP）１が入出力動作
を実行する場合（即ち、CC＝０）、主記憶装置
（MS）３よりコマンドアドレス語（CAW）を読
み出して、中央制御装置（CPU）５を開放後、
チヤネルパスコントローラ（CPC）１１は自内
に設けられている入出力オペレーシヨンキユーに
キユーイングを行う。この際、コマンドアドレス
語（CAW）は一旦、主記憶装置（MS）３内の
サブチヤネル（SCHW）３１に待避される。
を実行する場合（即ち、CC＝０）、主記憶装置
（MS）３よりコマンドアドレス語（CAW）を読
み出して、中央制御装置（CPU）５を開放後、
チヤネルパスコントローラ（CPC）１１は自内
に設けられている入出力オペレーシヨンキユーに
キユーイングを行う。この際、コマンドアドレス
語（CAW）は一旦、主記憶装置（MS）３内の
サブチヤネル（SCHW）３１に待避される。
そして、チヤネルパスコントローラ（CPC）
１１において、上記入出力オペレーシヨンキユー
より一つの入出力オペレーシヨンをデキユーした
時、バスハンドラー（BH）１２内の入出力装置
対応のチヤネルトランザクシヨンバツフア
（CTB）１２１に、コマンドアドレス語（CAW）
及び入出力装置番号を格納し、チヤネル装置
（CHE）２３に該入出力動作の実行指示を与え
る。
１１において、上記入出力オペレーシヨンキユー
より一つの入出力オペレーシヨンをデキユーした
時、バスハンドラー（BH）１２内の入出力装置
対応のチヤネルトランザクシヨンバツフア
（CTB）１２１に、コマンドアドレス語（CAW）
及び入出力装置番号を格納し、チヤネル装置
（CHE）２３に該入出力動作の実行指示を与え
る。
チヤネル装置（CHE）２３においては、上記
指示を受けて、バスハンドラー（BH）１２の対
応したチヤネルトランザクシヨンバツフア
（CTB）１２１よりバスハンドラーアダプター
（BHA）２２を経由してコマンドアドレス語
（CAW）及び入出力装置番号を読み出す。
指示を受けて、バスハンドラー（BH）１２の対
応したチヤネルトランザクシヨンバツフア
（CTB）１２１よりバスハンドラーアダプター
（BHA）２２を経由してコマンドアドレス語
（CAW）及び入出力装置番号を読み出す。
続いて、該コマンドアドレス語（CAW）によ
つてチヤネルコマンド語（CCW）を読み出し、
解析を行つて入出力インタフエース制御、データ
転送制御を実行する。
つてチヤネルコマンド語（CCW）を読み出し、
解析を行つて入出力インタフエース制御、データ
転送制御を実行する。
チヤネル装置（CHE）２３は上記入出力動作
が終了した時点で、入出力装置よりチヤネルエン
ド、デバイスエンドを受け取り、チヤネルパスア
ダプター（CPA）２１を経由してチヤネルパス
コントローラ（CPC）１１に入出力動作終了信
号（割り込み信号）を送出し、同時にバスハンド
ラーアダプター（BHA）２２を経由してバスハ
ンドラー（BH）１２のチヤネルトランザクシヨ
ンバツフア（CTB）１２１に終了ステータス報
告を行う。
が終了した時点で、入出力装置よりチヤネルエン
ド、デバイスエンドを受け取り、チヤネルパスア
ダプター（CPA）２１を経由してチヤネルパス
コントローラ（CPC）１１に入出力動作終了信
号（割り込み信号）を送出し、同時にバスハンド
ラーアダプター（BHA）２２を経由してバスハ
ンドラー（BH）１２のチヤネルトランザクシヨ
ンバツフア（CTB）１２１に終了ステータス報
告を行う。
そして、チヤネルパスコントローラ（CPC）
１１はバスハンドラー（BH）１２の上記チヤネ
ルトランザクシヨンバツフア（CTB）１２１を
見て、入出力装置のステータスを解析し、中央制
御装置（CPU）５に対する割り込み種別をコー
ド化して、中央制御装置（CPU）５に割り込む
ように制御される。
１１はバスハンドラー（BH）１２の上記チヤネ
ルトランザクシヨンバツフア（CTB）１２１を
見て、入出力装置のステータスを解析し、中央制
御装置（CPU）５に対する割り込み種別をコー
ド化して、中央制御装置（CPU）５に割り込む
ように制御される。
以上、最も一般的な入出力命令の処理につい
て、入出力処理装置（IOP）１とチヤネルユニツ
ト（CHU）２の機能分担の例を説明したが、デ
イスコネクトタイプのコマンド（例えば、シーク
コマンド）の実行において、シーク実行段階で一
旦入出力装置よりチヤネルエンドを受けた時点
で、チヤネル装置（CHE）２３が開放される。
入出力装置でシーク動作が終了した所で、次のコ
マンドを受け取る為にデバイスエンドをチヤネル
装置（CHE）２３に送出された時点で、再びチ
ヤネル装置（CHE）２３は動作を開始するが、
チヤネルコマンド語（CCW）の読み出し、解析、
実行、データ転送、入出力インタフエース制御、
入出力装置からのステータス報告等は、総てチヤ
ネル装置（CHE）２３で行い、該入出力装置に
対応するサブチヤネル（SCHW）の授受は入出
力処理装置（IOP）１で行うように制御される。
て、入出力処理装置（IOP）１とチヤネルユニツ
ト（CHU）２の機能分担の例を説明したが、デ
イスコネクトタイプのコマンド（例えば、シーク
コマンド）の実行において、シーク実行段階で一
旦入出力装置よりチヤネルエンドを受けた時点
で、チヤネル装置（CHE）２３が開放される。
入出力装置でシーク動作が終了した所で、次のコ
マンドを受け取る為にデバイスエンドをチヤネル
装置（CHE）２３に送出された時点で、再びチ
ヤネル装置（CHE）２３は動作を開始するが、
チヤネルコマンド語（CCW）の読み出し、解析、
実行、データ転送、入出力インタフエース制御、
入出力装置からのステータス報告等は、総てチヤ
ネル装置（CHE）２３で行い、該入出力装置に
対応するサブチヤネル（SCHW）の授受は入出
力処理装置（IOP）１で行うように制御される。
尚、チヤネルエンドを受けて、チヤネル装置
（CHE）２３が開放された時点で、チヤネル装置
（CHE）２３は別のサブチヤネルに対する入出力
オペレーシヨンが実行可能なことは云う迄もな
い。
（CHE）２３が開放された時点で、チヤネル装置
（CHE）２３は別のサブチヤネルに対する入出力
オペレーシヨンが実行可能なことは云う迄もな
い。
以上を要約すると、入出力処理装置（IOP）１
は中央制御装置（CPU）５からの入出力命令の
解析、中央制御装置（CPU）５への割り込み処
理、主記憶装置（MS）３に設けられているサブ
チヤネル（SCHW）にたいするアクセス、デー
タ転送に伴う主記憶装置３へのアクセス等を実行
する。
は中央制御装置（CPU）５からの入出力命令の
解析、中央制御装置（CPU）５への割り込み処
理、主記憶装置（MS）３に設けられているサブ
チヤネル（SCHW）にたいするアクセス、デー
タ転送に伴う主記憶装置３へのアクセス等を実行
する。
チヤネルユニツト（CHU）２はチヤネルコマ
ンド語列の実行に伴うコマンド解釈、入出力イン
タフエース制御、入出力装置からの終了報告処理
等を実行する。
ンド語列の実行に伴うコマンド解釈、入出力イン
タフエース制御、入出力装置からの終了報告処理
等を実行する。
以上のようにして、入出力処理装置（IOP）１
とチヤネルユニツト（CHU）２間のインタフエ
ースが明確になり、該インタフエースの制御も容
易となる。
とチヤネルユニツト（CHU）２間のインタフエ
ースが明確になり、該インタフエースの制御も容
易となる。
尚、本説明では入出力処理装置（IOP）１とチ
ヤネルユニツト（CHU）２との機能分担の説明
が主たる目的である為、入出力処理装置（IOP）
１と中央制御装置（CPU）５との機能分担につ
いては、あまり言及していないが、中央制御装置
（CPU）５自身で命令発行時に、サブチヤネル
（SCHW）３１を読み出し、該入出力装置のステ
ータスを見る方式も有り得る。
ヤネルユニツト（CHU）２との機能分担の説明
が主たる目的である為、入出力処理装置（IOP）
１と中央制御装置（CPU）５との機能分担につ
いては、あまり言及していないが、中央制御装置
（CPU）５自身で命令発行時に、サブチヤネル
（SCHW）３１を読み出し、該入出力装置のステ
ータスを見る方式も有り得る。
(g) 発明の効果
以上詳細に説明したように、本発明によれば入
出力オペレーシヨンに関連する処理の内、チヤネ
ルコマンド語列に関連する実行は、総てチヤネル
装置で行うように制御されるので、入出力オペレ
ーシヨンの共通制御を行う入出力処理装置での制
御が簡単化される他、チヤネル装置において、入
出力装置の種別に関連する転送プロトコル、転送
速度制御等が吸収でき、入出力処理装置とチヤネ
ル装置間のインタフエースが一元化できる効果が
ある。
出力オペレーシヨンに関連する処理の内、チヤネ
ルコマンド語列に関連する実行は、総てチヤネル
装置で行うように制御されるので、入出力オペレ
ーシヨンの共通制御を行う入出力処理装置での制
御が簡単化される他、チヤネル装置において、入
出力装置の種別に関連する転送プロトコル、転送
速度制御等が吸収でき、入出力処理装置とチヤネ
ル装置間のインタフエースが一元化できる効果が
ある。
第１図は本発明の一実施例をブロツク図で示す
図、第２図は入出力処理装置とチヤネルユニツト
との機能分担の一例を説明する図である。 図面において、１は入出力処理装置（IOP）、
２はチヤネルユニツト（CHU）、３は主記憶装置
（MS）、４はメモリ制御ユニツト（MCU）、５は
中央制御装置（CPU）、１１はチヤネルパスコン
トローラ（CPC）、１２１はチヤネルトランザク
シヨンバツフア（CTB）、１２はバスハンドラー
（BH）、２３はチヤネル装置（CHE）、３１はサ
ブチヤネル（SCHW）、キユーは入出力オペレー
シヨンキユーをそれぞれ示す。
図、第２図は入出力処理装置とチヤネルユニツト
との機能分担の一例を説明する図である。 図面において、１は入出力処理装置（IOP）、
２はチヤネルユニツト（CHU）、３は主記憶装置
（MS）、４はメモリ制御ユニツト（MCU）、５は
中央制御装置（CPU）、１１はチヤネルパスコン
トローラ（CPC）、１２１はチヤネルトランザク
シヨンバツフア（CTB）、１２はバスハンドラー
（BH）、２３はチヤネル装置（CHE）、３１はサ
ブチヤネル（SCHW）、キユーは入出力オペレー
シヨンキユーをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 中央制御装置と、複数のチヤネル装置を有し
該チヤネル装置を制御するチヤネル処理装置と、
メモリ装置と、該メモリ装置のアクセス制御及び
上記中央制御装置並びにメモリ装置と上記チヤネ
ル処理装置間のインタフエース制御を行うメモリ
制御ユニツトとから成るデータ処理システムにお
いて、 上記チヤネル処理装置を、入出力命令や割り込
みの制御等、中央制御装置に関連する制御を行う
チヤネルパス制御部と、メモリアクセス制御を行
うブロツクとから成る入出力処理装置と、各チヤ
ネル装置が個別に、チヤネルコマンド語列に関連
する総ての入出力オペレーシヨンを実行するチヤ
ネルユニツトとで構成し、 且つ入出力処理装置のメモリアクセス制御を行
うブロツクに、チヤネルパス制御部及びチヤネル
ユニツトの双方からアクセス可能な制御情報伝達
用のバツフアストレージを、各チヤネル装置対応
に設け、上記入出力処理装置とチヤネルユニツト
間のインタフエースを一元化して制御することを
特徴とするチヤネル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110183A JPS59225430A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110183A JPS59225430A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225430A JPS59225430A (ja) | 1984-12-18 |
| JPH0130170B2 true JPH0130170B2 (ja) | 1989-06-16 |
Family
ID=14291693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110183A Granted JPS59225430A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225430A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643116B2 (ja) * | 1985-09-19 | 1997-08-20 | 富士通株式会社 | 主記憶制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
| JPS586173B2 (ja) * | 1978-01-20 | 1983-02-03 | 株式会社日立製作所 | チャネル制御方式 |
| JPS599928B2 (ja) * | 1978-11-21 | 1984-03-06 | 株式会社東芝 | チヤネル制御方式 |
| JPS598845B2 (ja) * | 1978-11-21 | 1984-02-28 | 株式会社東芝 | チヤンネル制御方式 |
-
1983
- 1983-06-07 JP JP10110183A patent/JPS59225430A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59225430A (ja) | 1984-12-18 |
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