JPH01302747A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01302747A JPH01302747A JP63092724A JP9272488A JPH01302747A JP H01302747 A JPH01302747 A JP H01302747A JP 63092724 A JP63092724 A JP 63092724A JP 9272488 A JP9272488 A JP 9272488A JP H01302747 A JPH01302747 A JP H01302747A
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- Japan
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- silicon film
- film
- polycrystalline silicon
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特に積
層構造の電極又は電極配線を有する半導体装置に使用さ
れるものである。
層構造の電極又は電極配線を有する半導体装置に使用さ
れるものである。
（従来の技術）
近年、半導体基板主面の絶縁膜上に第１の多結晶シリコ
ン膜が形成され、前記第１の多結晶シリコン膜上に絶縁
膜を介して第２の多結晶シリコン膜が形成される、積層
構造の多結晶シリコン膜を電極又は電極配線として利用
する半導体装置がよく用いられている。そこで、このよ
うな半導体装置としてＥＰＲＯＭを例にとりあげ、その
製造方法について第３図（ａ）、（ｂ）を参照して以下
説明する。
ン膜が形成され、前記第１の多結晶シリコン膜上に絶縁
膜を介して第２の多結晶シリコン膜が形成される、積層
構造の多結晶シリコン膜を電極又は電極配線として利用
する半導体装置がよく用いられている。そこで、このよ
うな半導体装置としてＥＰＲＯＭを例にとりあげ、その
製造方法について第３図（ａ）、（ｂ）を参照して以下
説明する。
まず、ｐ−型シリコン基板３１の表面に、周知の技術に
よりフィールド酸化膜３２を形成し、前記フィールド酸
化膜３２により囲まれた素子領域上に、熱酸化により厚
さ５００人程０の第１の熱酸化膜３３を形成する。次に
、厚さ１０００人程度０第１の多結晶シリコン膜３４を
ＬＰＣＶＤ法により全面に堆積形成し、続いてリン（Ｐ
）を熱拡散によりドープする。次に、約１０００℃にて
熱酸化を行い、前記多結晶シリコン膜３４上に厚さ５０
０人程０の第２の熱酸化膜３５を形成し、さらに前記第
２の熱酸化膜３５上には第２の多結晶シリコン膜３Ｂを
堆積形成する（（ａ）図参照）。次に、写真蝕刻法によ
り前記第２の多結晶シリコン膜３６、第２の熱酸化膜３
５、第１の多結晶シリコン膜３４及び第１の熱酸化膜３
３を順次エツチングして、それぞれコントロールグー１
−３ｔｉ−１第２のゲート酸化膜３５′、フローティン
グゲート３４′及び第１のゲート酸化膜３３−を形成す
る。次に、これら積層膜をマスクとしてｎ型不純物をイ
オン注入した後、アニールを行なってｎ十型ドレイン領
域３７及びｎ＋型ソース領域３８を形成し、さらに熱酸
化膜３９を全面に形成する。次に、前記熱酸化膜３９上
にパッシベーション膜（たとえばＰＳＧ膜）４０を堆積
形成した後、所望の領域１マコンタクトホールを設ける
。そして、全面にＡＩ！”Ｓｉ膜を堆積形成した後、バ
ターニングしてドレイン電極４１、及びソース電極４２
を形成し、ＥＦＲＯＭを完成する。
よりフィールド酸化膜３２を形成し、前記フィールド酸
化膜３２により囲まれた素子領域上に、熱酸化により厚
さ５００人程０の第１の熱酸化膜３３を形成する。次に
、厚さ１０００人程度０第１の多結晶シリコン膜３４を
ＬＰＣＶＤ法により全面に堆積形成し、続いてリン（Ｐ
）を熱拡散によりドープする。次に、約１０００℃にて
熱酸化を行い、前記多結晶シリコン膜３４上に厚さ５０
０人程０の第２の熱酸化膜３５を形成し、さらに前記第
２の熱酸化膜３５上には第２の多結晶シリコン膜３Ｂを
堆積形成する（（ａ）図参照）。次に、写真蝕刻法によ
り前記第２の多結晶シリコン膜３６、第２の熱酸化膜３
５、第１の多結晶シリコン膜３４及び第１の熱酸化膜３
３を順次エツチングして、それぞれコントロールグー１
−３ｔｉ−１第２のゲート酸化膜３５′、フローティン
グゲート３４′及び第１のゲート酸化膜３３−を形成す
る。次に、これら積層膜をマスクとしてｎ型不純物をイ
オン注入した後、アニールを行なってｎ十型ドレイン領
域３７及びｎ＋型ソース領域３８を形成し、さらに熱酸
化膜３９を全面に形成する。次に、前記熱酸化膜３９上
にパッシベーション膜（たとえばＰＳＧ膜）４０を堆積
形成した後、所望の領域１マコンタクトホールを設ける
。そして、全面にＡＩ！”Ｓｉ膜を堆積形成した後、バ
ターニングしてドレイン電極４１、及びソース電極４２
を形成し、ＥＦＲＯＭを完成する。
このように形成されたＥＦＲＯＭは、セルトランジスタ
のｎゞ吟レイン領域３７とコントロールゲート３Ｂ′と
に正の高電圧を印加して、フローティングゲート３４′
に電子を注入し、情報の書き込みを行なうデバイスであ
る。よって、この注入電子は長期間に渡って蓄積される
必要がある。しかしながら、通常時に何らかの偶発的な
原因でコントロールゲート３６″に正の高電圧が印加さ
れると、フローティングゲート３４′に蓄積されていた
注入電子が第２のゲート酸化膜３５−を経てコントロー
ルゲート８Ｇ′に吸収され、情報が消去されてしまうこ
とがある。この現象は、第２のゲート酸化膜３５′のリ
ーク電流が大きいことに起因している。
のｎゞ吟レイン領域３７とコントロールゲート３Ｂ′と
に正の高電圧を印加して、フローティングゲート３４′
に電子を注入し、情報の書き込みを行なうデバイスであ
る。よって、この注入電子は長期間に渡って蓄積される
必要がある。しかしながら、通常時に何らかの偶発的な
原因でコントロールゲート３６″に正の高電圧が印加さ
れると、フローティングゲート３４′に蓄積されていた
注入電子が第２のゲート酸化膜３５−を経てコントロー
ルゲート８Ｇ′に吸収され、情報が消去されてしまうこ
とがある。この現象は、第２のゲート酸化膜３５′のリ
ーク電流が大きいことに起因している。
前記リーク電流は、前記第２のゲート酸化膜３５′下の
フローティングゲート３４−に不純物拡散を行なった後
、表面に形成される凹凸に原因があることが知られてい
る。これに対して、前記フローティングゲート３４′に
１ｎ−ｓｉｔｕ ｄｏｐｅｄｐｏｌｙ Ｓｉ （
不純物をその場ドーピングした多結晶シリコン膜）を利
用するとこの問題はさけられる。しかし、これを利用す
ると第１のゲート酸化膜３３′の耐圧が低下することが
報告されている（Ｊ、Ｅｌｅｃｔｒｅｈｅｍ、Ｓｏｃ、
Ｖｏｌ。
フローティングゲート３４−に不純物拡散を行なった後
、表面に形成される凹凸に原因があることが知られてい
る。これに対して、前記フローティングゲート３４′に
１ｎ−ｓｉｔｕ ｄｏｐｅｄｐｏｌｙ Ｓｉ （
不純物をその場ドーピングした多結晶シリコン膜）を利
用するとこの問題はさけられる。しかし、これを利用す
ると第１のゲート酸化膜３３′の耐圧が低下することが
報告されている（Ｊ、Ｅｌｅｃｔｒｅｈｅｍ、Ｓｏｃ、
Ｖｏｌ。
１３４．１９８７，６９８．Ｄｅｒｖ
Ｆｌｏｗｅｒｓに記載）。
（発明が解決しようとする課題）
このように、従来の半導体装置の製造方法では、電極又
は電極配線表面の凹凸が問題であった。
は電極配線表面の凹凸が問題であった。
この凹凸を減らすため、前記電極又は電極配線を１ｎ−
ｓｉｔｕ ｄｏｐｅｄ ｐｏｌｙ Ｓｔにより形
成すると前記電極又は電極配線直下の絶縁膜の耐圧が低
下する欠点があった。
ｓｉｔｕ ｄｏｐｅｄ ｐｏｌｙ Ｓｔにより形
成すると前記電極又は電極配線直下の絶縁膜の耐圧が低
下する欠点があった。
よって、本発明の目的は、電極又は電極配線を１ｎ−ｓ
ｉｔｕ ｄｏｐｅｄ ｐｏｌｙ Ｓｔにより形成
して前記電極又は電極配線上の絶縁膜の耐圧を向上させ
るとともに、前記電極又は電極配線下の絶縁膜の耐圧を
低下させることのない半導体装置の製造方法を提供する
ことである。
ｉｔｕ ｄｏｐｅｄ ｐｏｌｙ Ｓｔにより形成
して前記電極又は電極配線上の絶縁膜の耐圧を向上させ
るとともに、前記電極又は電極配線下の絶縁膜の耐圧を
低下させることのない半導体装置の製造方法を提供する
ことである。
［発明の構成コ
（課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体装置の製造方法は、半導体
基板主面上に絶縁膜を形成し、前記絶縁膜上に非単結晶
シリコン膜を形成する。続けて不活性ガス中でアニール
を行い前記非単結晶シリコン膜を多結晶シリコン膜にす
る。
成するために本発明の半導体装置の製造方法は、半導体
基板主面上に絶縁膜を形成し、前記絶縁膜上に非単結晶
シリコン膜を形成する。続けて不活性ガス中でアニール
を行い前記非単結晶シリコン膜を多結晶シリコン膜にす
る。
さらに続けて前記多結晶シリコン膜上に不純物を含んだ
非単結晶シリコン膜を形成している。
非単結晶シリコン膜を形成している。
また、半導体基板主面上に絶縁膜を形成し、前記絶縁膜
上に非単結晶シリコン膜を形成する。
上に非単結晶シリコン膜を形成する。
続けてＱ、１Ｔｏｒｒ以下の真空中でアニールを行い前
記非単結晶シリコン膜を多結晶シリコン膜にする。さら
に続けて前記多結晶シリコン膜上に不純物を含んだ非単
結晶シリコン膜を形成してもよい。
記非単結晶シリコン膜を多結晶シリコン膜にする。さら
に続けて前記多結晶シリコン膜上に不純物を含んだ非単
結晶シリコン膜を形成してもよい。
このような半導体装置の製造方法によれば、非単結晶シ
リコン膜に不活性ガス中又は０．１Ｔｏｒｒ以下の真空
中でアニールを施して、前記非単結晶シリコン膜を結晶
の粒径が大きく粒界の数も少ない多結晶シリコン膜に変
換しているので、前記多結晶シリコン膜上に不純物を含
んだ非単結晶シリコン膜を形成しても、前記多結晶シリ
コン膜下の絶縁膜に不純物が拡散するのを緩和でき、前
記絶縁膜の耐圧の低下を防ぐことができる。
リコン膜に不活性ガス中又は０．１Ｔｏｒｒ以下の真空
中でアニールを施して、前記非単結晶シリコン膜を結晶
の粒径が大きく粒界の数も少ない多結晶シリコン膜に変
換しているので、前記多結晶シリコン膜上に不純物を含
んだ非単結晶シリコン膜を形成しても、前記多結晶シリ
コン膜下の絶縁膜に不純物が拡散するのを緩和でき、前
記絶縁膜の耐圧の低下を防ぐことができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の半導体装置の製造方法をＥＰＲＯ〜
１のゲート部分に適用したものである。
１のゲート部分に適用したものである。
まず、シリコン基板ｌの主面に熱酸化により厚さ５００
人程０の第１のゲート酸化膜（絶縁膜）２を形成する。
人程０の第１のゲート酸化膜（絶縁膜）２を形成する。
次に、ＬＰＧＶＤ装置を用い、反応温度４００〜６００
℃で５ｉＨ４（ンラン）ガスを熱分解し、前記ゲート酸
化膜２上に非単結晶シリコン膜３を少なくとも３０人の
厚さで堆積形成する。なお、反応温度６００℃以下では
、Ｓｔ原子の結晶化が殆んど進行しないことから、大部
分が非晶質のシリコン膜が形成される。また、前記非単
結晶シリコン膜３の形成において、同時にＰＨ３ガスを
混ぜることにより濃度１×１０２０ｃｍ”以下のリン（
Ｐ）をドープしても良い。続いて、前記基板１を外気に
さらすことなく、炉の温度を９００℃程度に上げた後、
不活性ガス（たとえばＡｒガス）中で約３０分アニー・
ルを行い、前記非単結晶シリコン膜３に結晶粒を生じさ
せて結晶化する。この結晶は、６００℃以上の炉内で行
なうことにより多結晶シリコン膜３となる。さらに、前
記基板 １を外気にさらすことなく、ＰＨ３とＳｉＨ４
の混合ガス中において、Ｌ Ｐ ＣＶ Ｄ法により反応
温度約７００℃で濃度Ｉ Ｘ １０ ”ｃｍ”３以上の
リンがドープされた多結晶シリコン膜（非単結晶シリコ
ン膜）４を厚さ１０００人程度０なるように形成する（
ｉｎ−ｓｉｔｕ ｄｏｐｅｄｐｏｌｙ Ｓｔ）。な
お、下地へのリンの拡散は、結晶の粒径が大きく粒界の
数も少ない前記多結晶シリコン膜３が緩和している。次
に、約１０００℃で前記多結晶シリコン膜４を熱酸化し
、厚さ５００人程０の第２のゲート酸化膜５を形成する
。
℃で５ｉＨ４（ンラン）ガスを熱分解し、前記ゲート酸
化膜２上に非単結晶シリコン膜３を少なくとも３０人の
厚さで堆積形成する。なお、反応温度６００℃以下では
、Ｓｔ原子の結晶化が殆んど進行しないことから、大部
分が非晶質のシリコン膜が形成される。また、前記非単
結晶シリコン膜３の形成において、同時にＰＨ３ガスを
混ぜることにより濃度１×１０２０ｃｍ”以下のリン（
Ｐ）をドープしても良い。続いて、前記基板１を外気に
さらすことなく、炉の温度を９００℃程度に上げた後、
不活性ガス（たとえばＡｒガス）中で約３０分アニー・
ルを行い、前記非単結晶シリコン膜３に結晶粒を生じさ
せて結晶化する。この結晶は、６００℃以上の炉内で行
なうことにより多結晶シリコン膜３となる。さらに、前
記基板 １を外気にさらすことなく、ＰＨ３とＳｉＨ４
の混合ガス中において、Ｌ Ｐ ＣＶ Ｄ法により反応
温度約７００℃で濃度Ｉ Ｘ １０ ”ｃｍ”３以上の
リンがドープされた多結晶シリコン膜（非単結晶シリコ
ン膜）４を厚さ１０００人程度０なるように形成する（
ｉｎ−ｓｉｔｕ ｄｏｐｅｄｐｏｌｙ Ｓｔ）。な
お、下地へのリンの拡散は、結晶の粒径が大きく粒界の
数も少ない前記多結晶シリコン膜３が緩和している。次
に、約１０００℃で前記多結晶シリコン膜４を熱酸化し
、厚さ５００人程０の第２のゲート酸化膜５を形成する
。
次に、前記ゲート酸化膜５上に面抵抗的２０Ωの多結晶
シリコン膜６を厚さ３５００人程度０堆積形成する。次
に、写真蝕刻法により、前記多結晶シリコン膜６、第２
のゲート酸化膜５、多結晶シリコン膜４及び多結晶シリ
コン膜３を順次エツチングする。なお、前記多結晶シリ
コン膜６はコントロールゲートとなり、前記多結晶シリ
コン膜３゜４でフローティングゲートが構成される。
シリコン膜６を厚さ３５００人程度０堆積形成する。次
に、写真蝕刻法により、前記多結晶シリコン膜６、第２
のゲート酸化膜５、多結晶シリコン膜４及び多結晶シリ
コン膜３を順次エツチングする。なお、前記多結晶シリ
コン膜６はコントロールゲートとなり、前記多結晶シリ
コン膜３゜４でフローティングゲートが構成される。
ところで、上記実施例では非単結晶シリコン膜３を形成
した後、続けて不活性ガス中でアニールを行っているが
、これに変えて０．１Ｔｏｒｒ以下の真空中でアニール
を行っても、結晶の粒径が大きく粒界の数も少ない多結
晶シリコン膜が形成できる。
した後、続けて不活性ガス中でアニールを行っているが
、これに変えて０．１Ｔｏｒｒ以下の真空中でアニール
を行っても、結晶の粒径が大きく粒界の数も少ない多結
晶シリコン膜が形成できる。
次に、このように形成されるＥＦＲＯＭと従来の製造方
法により形成されるＥＰＲＯＭについて、ゲート酸化膜
の耐圧とブローティングゲート中のリン濃度との関係を
示したのが第２図（ａ）。
法により形成されるＥＰＲＯＭについて、ゲート酸化膜
の耐圧とブローティングゲート中のリン濃度との関係を
示したのが第２図（ａ）。
（ｂ）である。（ａ）図はフローティングゲート下のゲ
ート酸化膜（第１のゲート酸化膜）の耐圧とフローティ
ングゲート中のリン濃度の関係を示している。（ｂ）図
はフローティングデー１−上のゲート酸化膜（第２のゲ
ート酸化膜）の耐圧とフローティングゲート中のリン濃
度の関係を示している。なお、従来例１はフローティン
グゲー！・中へのリンの導入を熱拡散により行なった場
合であり、従来例２はフローティングゲート中へのリン
の導入を１ｎ−ｓｉｔｕ ｄｏｐｅｄ ｐｏｌｙＳ
ｉを利用することにより行なった場合である。
ート酸化膜（第１のゲート酸化膜）の耐圧とフローティ
ングゲート中のリン濃度の関係を示している。（ｂ）図
はフローティングデー１−上のゲート酸化膜（第２のゲ
ート酸化膜）の耐圧とフローティングゲート中のリン濃
度の関係を示している。なお、従来例１はフローティン
グゲー！・中へのリンの導入を熱拡散により行なった場
合であり、従来例２はフローティングゲート中へのリン
の導入を１ｎ−ｓｉｔｕ ｄｏｐｅｄ ｐｏｌｙＳ
ｉを利用することにより行なった場合である。
図示するように、本発明の製造方法によれば、第１のゲ
ート酸化膜と第２のゲート酸化膜のどちらの耐圧もフロ
ーティングゲート中のリン濃度によらず良好であること
がわかる。
ート酸化膜と第２のゲート酸化膜のどちらの耐圧もフロ
ーティングゲート中のリン濃度によらず良好であること
がわかる。
なお、本発明は上記実施例に示した
ＥＦＲＯＭに限らず、積層構造の電極又は電極配線を有
する半導体装置に対して有効である。
する半導体装置に対して有効である。
［発明の効果コ
以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
電極又は電極配線をｉｎ−ｓｉｔｕ
ｄｏｐｅｄ ｐｏｌｙ Ｓｉにより形成しているの
で前記電極又は電極配線上の絶縁膜の耐圧を向上させる
ことができる。それとともに、前記電極又ぼｒｉｂ配線
の形成において、まず非単結晶シリコン膜を不活性ガス
中又は０．１Ｔｏｒｒ以下の真空中でアニールすること
によりできる、結晶の粒径が大きく粒界の数も少ない多
結晶シリコン膜を不純物拡散防止用として形成している
ので、前記電極又は電極配線下の絶縁膜の耐圧も同時に
向上させることができる。
で前記電極又は電極配線上の絶縁膜の耐圧を向上させる
ことができる。それとともに、前記電極又ぼｒｉｂ配線
の形成において、まず非単結晶シリコン膜を不活性ガス
中又は０．１Ｔｏｒｒ以下の真空中でアニールすること
によりできる、結晶の粒径が大きく粒界の数も少ない多
結晶シリコン膜を不純物拡散防止用として形成している
ので、前記電極又は電極配線下の絶縁膜の耐圧も同時に
向上させることができる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は本発明及び
従来の半導体装置の製造方法により形成されたＥＦＲＯ
Ｍのゲート酸化膜の耐圧とフローティングゲート中のリ
ン濃度の関係を説明するための図。第３図は従来の半導
体装置の製造方法について説明するための断面図である
。 ２・・・ゲート酸化膜（絶縁膜）、３・・・非単結晶シ
リコン膜（アニール後は多結晶シリコン膜）、４・・・
多結晶シリコン膜（非単結晶シリコン膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ７０−９４．；’、ｆ、’＋’ ； ｈ中 （ｘ ｌ
Ｏ”ｃｒｒ＋３）第２図
法について説明するための断面図、第２図は本発明及び
従来の半導体装置の製造方法により形成されたＥＦＲＯ
Ｍのゲート酸化膜の耐圧とフローティングゲート中のリ
ン濃度の関係を説明するための図。第３図は従来の半導
体装置の製造方法について説明するための断面図である
。 ２・・・ゲート酸化膜（絶縁膜）、３・・・非単結晶シ
リコン膜（アニール後は多結晶シリコン膜）、４・・・
多結晶シリコン膜（非単結晶シリコン膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ７０−９４．；’、ｆ、’＋’ ； ｈ中 （ｘ ｌ
Ｏ”ｃｒｒ＋３）第２図
Claims (2)
- （１）半導体基板主面上に絶縁膜を形成する工程と、前
記絶縁膜上に非単結晶シリコン膜を形成する工程と、不
活性ガス中でアニールを行い前記非単結晶シリコン膜を
多結晶シリコン膜に変換する工程と、前記多結晶シリコ
ン膜上に不純物を含んだ非単結晶シリコン膜を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）半導体基板主面上に絶縁膜を形成する工程と、前
記絶縁膜上に非単結晶シリコン膜を形成する工程と、０
．１Ｔｏｒｒ以下の真空中でアニールを行い前記非単結
晶シリコン膜を多結晶シリコン膜に変換する工程と、前
記多結晶シリコン膜上に不純物を含んだ非単結晶シリコ
ン膜を形成する工程とを具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092724A JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092724A JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302747A true JPH01302747A (ja) | 1989-12-06 |
| JPH0687465B2 JPH0687465B2 (ja) | 1994-11-02 |
Family
ID=14062393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092724A Expired - Lifetime JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687465B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004096093A (ja) * | 2002-07-18 | 2004-03-25 | Hynix Semiconductor Inc | 半導体メモリ素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258663A (ja) * | 1985-09-09 | 1987-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6329954A (ja) * | 1986-07-23 | 1988-02-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-15 JP JP63092724A patent/JPH0687465B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258663A (ja) * | 1985-09-09 | 1987-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6329954A (ja) * | 1986-07-23 | 1988-02-08 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004096093A (ja) * | 2002-07-18 | 2004-03-25 | Hynix Semiconductor Inc | 半導体メモリ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687465B2 (ja) | 1994-11-02 |
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