JPH01302861A - 絶縁ゲート電界効果型トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果型トランジスタの製造方法Info
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- JPH01302861A JPH01302861A JP13380788A JP13380788A JPH01302861A JP H01302861 A JPH01302861 A JP H01302861A JP 13380788 A JP13380788 A JP 13380788A JP 13380788 A JP13380788 A JP 13380788A JP H01302861 A JPH01302861 A JP H01302861A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果型トランジスタの製造方
法に関する。
法に関する。
半導体デバイスの高集積化および高性能化を図るために
、半導体素子の微細化が押し進められている。既に設計
ルールは１ミクロン以下のサブミクロンとなっており、
今後更に微細化が進むことが予想される。サブミクロン
寸法の素子を高精度に加工すること自体も困難になって
いることは言うまでもないが、サブミクロン寸法に形成
された素子の長期信顛性に問題があることが指摘されて
いる。例えば、ホットキャリアによる闇値電圧やドレイ
ン電流の変動、或はゲート電極直下の高濃度ドレイン領
域において生じるバンド間トンネルによるリーク電流な
どである。これらの問題点は、電源電圧を５■一定にし
たまま幾何学的な寸法と不純物濃度をスケーリングした
ためにドレイン近傍での高電界によって生じるものであ
る。電源電圧も併せてスケーリングすれば信頬性は保た
れるが、システムの互換性や動作速度の低下といった別
の問題点がある。
、半導体素子の微細化が押し進められている。既に設計
ルールは１ミクロン以下のサブミクロンとなっており、
今後更に微細化が進むことが予想される。サブミクロン
寸法の素子を高精度に加工すること自体も困難になって
いることは言うまでもないが、サブミクロン寸法に形成
された素子の長期信顛性に問題があることが指摘されて
いる。例えば、ホットキャリアによる闇値電圧やドレイ
ン電流の変動、或はゲート電極直下の高濃度ドレイン領
域において生じるバンド間トンネルによるリーク電流な
どである。これらの問題点は、電源電圧を５■一定にし
たまま幾何学的な寸法と不純物濃度をスケーリングした
ためにドレイン近傍での高電界によって生じるものであ
る。電源電圧も併せてスケーリングすれば信頬性は保た
れるが、システムの互換性や動作速度の低下といった別
の問題点がある。
高電界効果を緩和する方法の一つに、ライトリ−・ドー
プト・ドレイン構造（ＬＤＤ）がある。
プト・ドレイン構造（ＬＤＤ）がある。
即ち、高濃度拡散層に加えて低濃度拡散層を形成したド
レイン構造とすることでドレイン端での電界を緩和させ
、ホットキャリアによる劣化を抑制する方策である。Ｌ
ＤＤ構造の欠点は、単純に低濃度拡散層領域を長くして
電界を十分に緩和すると低濃度拡散層領域における抵抗
が増大するために素子の駆動能力が低下し、デバイスの
動作速度が低下してしまうことである。
レイン構造とすることでドレイン端での電界を緩和させ
、ホットキャリアによる劣化を抑制する方策である。Ｌ
ＤＤ構造の欠点は、単純に低濃度拡散層領域を長くして
電界を十分に緩和すると低濃度拡散層領域における抵抗
が増大するために素子の駆動能力が低下し、デバイスの
動作速度が低下してしまうことである。
電界の緩和と素子の駆動能力を両立させる素子構造とし
て、井沢龍−らによって１９８８年１月２５日に電子情
報通信学会技術研究報告８７巻Ｎｏ、３４３の３１〜３
６頁に「高耐圧・高速５■動作サブミクロンデバイスＧ
ＯＬＤＪと題した発表があり、第２図に示す構造のｎチ
ャネル電界効果型ＭｏＳトランジスタ（ｎＭＯ３ＦＥＴ
）を製造する方法を提案した。この方法の特徴は、第２
図（ａ）に示すように、ｐ形シリコン基板３１上のゲー
ト酸化膜３２上に、間に自然酸化薄膜３４を有する２層
多結晶シリコン膜（第１多結晶シリコン膜３３．第２多
結晶シリコン膜３５）を堆積し、第１ ＣＶＤ５ ｉ
Ｏ□膜３６をマスクに第２多結晶シリコン膜３５をエツ
チングする。
て、井沢龍−らによって１９８８年１月２５日に電子情
報通信学会技術研究報告８７巻Ｎｏ、３４３の３１〜３
６頁に「高耐圧・高速５■動作サブミクロンデバイスＧ
ＯＬＤＪと題した発表があり、第２図に示す構造のｎチ
ャネル電界効果型ＭｏＳトランジスタ（ｎＭＯ３ＦＥＴ
）を製造する方法を提案した。この方法の特徴は、第２
図（ａ）に示すように、ｐ形シリコン基板３１上のゲー
ト酸化膜３２上に、間に自然酸化薄膜３４を有する２層
多結晶シリコン膜（第１多結晶シリコン膜３３．第２多
結晶シリコン膜３５）を堆積し、第１ ＣＶＤ５ ｉ
Ｏ□膜３６をマスクに第２多結晶シリコン膜３５をエツ
チングする。
この際、自然酸化薄膜３４でエツチングを止めるために
高選択性の条件でエツチングする必要があり、第１ Ｃ
Ｖ Ｄ Ｓ ｉ Ｏを膜３６の両端下において第２多結
晶シリコン膜３５がサイドエツチングされる。続いて、
第２図（ｂ）に示すように、イオン注入法によって低濃
度ｎ膨拡散層３７を形成する。再びＣＶＤＳｉＯ２を堆
積後、第２図（Ｃ）に示すように、反応性イオンエツチ
ング（ＲＩＥ）によってゲートパターン側壁にのみ第２
ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３８を形成し、これをマス
クにして第１多結晶シリコン膜３３をエツチングする。
高選択性の条件でエツチングする必要があり、第１ Ｃ
Ｖ Ｄ Ｓ ｉ Ｏを膜３６の両端下において第２多結
晶シリコン膜３５がサイドエツチングされる。続いて、
第２図（ｂ）に示すように、イオン注入法によって低濃
度ｎ膨拡散層３７を形成する。再びＣＶＤＳｉＯ２を堆
積後、第２図（Ｃ）に示すように、反応性イオンエツチ
ング（ＲＩＥ）によってゲートパターン側壁にのみ第２
ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３８を形成し、これをマス
クにして第１多結晶シリコン膜３３をエツチングする。
次に、第２図（ｄ）に示すように、イオン注入法によっ
て高濃度ｎ膨拡散Ｎ３９を形成した後、８００℃ウェッ
ト酸化条件で選択的に第１多結晶シリコン膜３３の両端
を酸化してＳｉｎ、膜４０を得る。
て高濃度ｎ膨拡散Ｎ３９を形成した後、８００℃ウェッ
ト酸化条件で選択的に第１多結晶シリコン膜３３の両端
を酸化してＳｉｎ、膜４０を得る。
以上の製造工程を用いると、十分に長い低濃度ｎ膨拡散
層３７がゲート電極両端直下に存在し、高濃度ｎ膨拡散
層３９はゲート電極より外側に形成される。その結果、
ドレイン端において横方向電界が緩和されるとともに、
低濃度ｎ膨拡散層３７においてはゲート電界によってゲ
ート酸化膜３２の界面にキャリアが誘起されて抵抗が減
少する。即ち、電界の緩和と素子の駆動能力を両立させ
ることが可能となった。
層３７がゲート電極両端直下に存在し、高濃度ｎ膨拡散
層３９はゲート電極より外側に形成される。その結果、
ドレイン端において横方向電界が緩和されるとともに、
低濃度ｎ膨拡散層３７においてはゲート電界によってゲ
ート酸化膜３２の界面にキャリアが誘起されて抵抗が減
少する。即ち、電界の緩和と素子の駆動能力を両立させ
ることが可能となった。
第２図において説明した従来の製造方法では、第２多結
晶シリコン膜３５をエツチングする際に、第１多結晶シ
リコン膜３３をエツチングしないためのエツチングスト
ッパーとして極めて薄い自然酸化薄膜３４を用いている
ために、第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３６の両端下
に第２多結晶シリコン膜３５がサイドエツチングされる
。更にゲート電極の微細化を行おうとすると、第１ Ｃ
Ｖ Ｄ Ｓ ｉ Ｏｚ膜３６の幅とサイドエツチング幅
が同等或はそれ以下になってしまい、第１ＣＶＤＳｉＯ
□膜３６を支えることができなくなる。そのことを防ぐ
には第２多結晶シリコン膜３５の膜厚を薄くすればよい
が、ゲート電極の抵抗が大きくなってしまい、デバイス
動作速度が低下する。また、自然酸化薄膜３４は薄いと
はいうものの、絶縁層が間に存在するのは高速動作上好
ましくない。
晶シリコン膜３５をエツチングする際に、第１多結晶シ
リコン膜３３をエツチングしないためのエツチングスト
ッパーとして極めて薄い自然酸化薄膜３４を用いている
ために、第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３６の両端下
に第２多結晶シリコン膜３５がサイドエツチングされる
。更にゲート電極の微細化を行おうとすると、第１ Ｃ
Ｖ Ｄ Ｓ ｉ Ｏｚ膜３６の幅とサイドエツチング幅
が同等或はそれ以下になってしまい、第１ＣＶＤＳｉＯ
□膜３６を支えることができなくなる。そのことを防ぐ
には第２多結晶シリコン膜３５の膜厚を薄くすればよい
が、ゲート電極の抵抗が大きくなってしまい、デバイス
動作速度が低下する。また、自然酸化薄膜３４は薄いと
はいうものの、絶縁層が間に存在するのは高速動作上好
ましくない。
本発明の目的は、このような問題点を解決した絶縁ゲー
ト電界効果型トランジスタの製造方法を提供することに
ある。
ト電界効果型トランジスタの製造方法を提供することに
ある。
本発明の絶縁ゲート電界効果型トランジスタの製造方法
は、 少なくとも表面にゲート絶縁膜を有する第１導電型半導
体基板上に第１伝導体膜と第２伝導体膜を連続して堆積
する工程と、 マスクパターンを用いて所望の領域に前記第２伝導体Ｎ
ｕからなる上層ゲート電極を形成し、前記上層ゲート電
極をマスクに前記第１導電型半導体基板上に第２導電型
の低濃度拡散層を形成する工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
、前記マスクパターンと前記第１絶縁体側壁膜をマスク
に前記第１伝導体膜からなる下層ゲート電極を形成する
工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し、前記マスクパターンと前記第１絶縁体側壁膜と前記
第２絶縁体側壁膜とをマスクに前記第１導電型半導体基
板上に第２導電型の高濃度拡散層を形成する工程とを含
むことを特徴としている。
は、 少なくとも表面にゲート絶縁膜を有する第１導電型半導
体基板上に第１伝導体膜と第２伝導体膜を連続して堆積
する工程と、 マスクパターンを用いて所望の領域に前記第２伝導体Ｎ
ｕからなる上層ゲート電極を形成し、前記上層ゲート電
極をマスクに前記第１導電型半導体基板上に第２導電型
の低濃度拡散層を形成する工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
、前記マスクパターンと前記第１絶縁体側壁膜をマスク
に前記第１伝導体膜からなる下層ゲート電極を形成する
工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し、前記マスクパターンと前記第１絶縁体側壁膜と前記
第２絶縁体側壁膜とをマスクに前記第１導電型半導体基
板上に第２導電型の高濃度拡散層を形成する工程とを含
むことを特徴としている。
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図は、本発明の一実施例によって製造されるｎＭＯ
３ＦＥＴの各製造工程での断面構造を順を追って示す模
式図である。
３ＦＥＴの各製造工程での断面構造を順を追って示す模
式図である。
ｐ形シリコン基板１上に後に形成される半専体素子を誘
電体分離するための素子分離ＳｉＯ□膜２を形成し、熱
酸化によってゲー］・酸化膜３を堆積すると第１図（ａ
）の構造が得られる。
電体分離するための素子分離ＳｉＯ□膜２を形成し、熱
酸化によってゲー］・酸化膜３を堆積すると第１図（ａ
）の構造が得られる。
次に、５００人のタングステン膜４と１５００人のモリ
ブデン膜５を連続してスパッタ堆積し、モリブデン膜５
上の所望の位置にＣＶ Ｄ Ｓ ｉ Ｏｔマスク６を形
成すると第１図（ｂ）の構造が得られる。
ブデン膜５を連続してスパッタ堆積し、モリブデン膜５
上の所望の位置にＣＶ Ｄ Ｓ ｉ Ｏｔマスク６を形
成すると第１図（ｂ）の構造が得られる。
次に、ＣＶ Ｄ Ｓ ｉ Ｏｔマスク６をマスクとして
モリブデン膜５をＲＩＥによってＣＶＤ５ｉＱ□マスク
６の直下にのみ残し上層モリブデンゲート電極７を形成
した後、イオン注入法によって低濃度ｎ膨拡散層８を形
成すると第１図（ｃ）の構造が得られる。
モリブデン膜５をＲＩＥによってＣＶＤ５ｉＱ□マスク
６の直下にのみ残し上層モリブデンゲート電極７を形成
した後、イオン注入法によって低濃度ｎ膨拡散層８を形
成すると第１図（ｃ）の構造が得られる。
次に、１５００人のＣＶＤ５ｉＯ□を全面に堆積し、Ｒ
ＩＥによって上層モリブデンゲート電極７の側面にのみ
第１ＣＶＤＳｉＯｚ側壁膜９を形成する。
ＩＥによって上層モリブデンゲート電極７の側面にのみ
第１ＣＶＤＳｉＯｚ側壁膜９を形成する。
次に、ＣＶＤ５ ｉ Ｏｘ ７ス’）６と第１ＣＶＤＳ
ｉＯ２側壁膜９をマスクとしてタングステン膜４をＲＩ
Ｅによってエツチングし下層タングステンゲート電極１
０を形成すると第１図（ｄ）の構造が得られる。
ｉＯ２側壁膜９をマスクとしてタングステン膜４をＲＩ
Ｅによってエツチングし下層タングステンゲート電極１
０を形成すると第１図（ｄ）の構造が得られる。
第１ ＣＶＤ５ ｉ Ｑ□側壁膜９を形成した同様の方
法によって第２ＣＶＤＳｉＯ□側壁膜１１を形成し、イ
オン注入法によって高濃度ｎ膨拡散Ｎ１２を形成すると
第１図（ｅ）に示すような低濃度ｎ膨拡散層８が下層タ
ングステンゲート電極１０の端部直下に存在し、高濃度
ｎ膨拡散層１２が下層タングステンゲート電極１０の端
より外側に形成されている構造のｎ Ｍ ＯＳ Ｆ Ｅ
Ｔが得られる。
法によって第２ＣＶＤＳｉＯ□側壁膜１１を形成し、イ
オン注入法によって高濃度ｎ膨拡散Ｎ１２を形成すると
第１図（ｅ）に示すような低濃度ｎ膨拡散層８が下層タ
ングステンゲート電極１０の端部直下に存在し、高濃度
ｎ膨拡散層１２が下層タングステンゲート電極１０の端
より外側に形成されている構造のｎ Ｍ ＯＳ Ｆ Ｅ
Ｔが得られる。
次に、高濃度ｎ膨拡散層１２の表面に’］’１Ｓｉｚ膜
１３を形成し、全面にＣＶＤ５ｉＯ□層間膜１４を堆積
すると第１図（ｆ）の構造が得られる。
１３を形成し、全面にＣＶＤ５ｉＯ□層間膜１４を堆積
すると第１図（ｆ）の構造が得られる。
次に、コンタクトホール開口後アルミニウム配線１５を
形成すると第１図（ｇ）に示す絶縁ゲート電界効果型ト
ランジスタが得られる。
形成すると第１図（ｇ）に示す絶縁ゲート電界効果型ト
ランジスタが得られる。
以上の実施例においてはｎＭＯ３ＦＥＴの製造方法を示
したが、本発明の製造方法はｐＭＯ３ＦＥＴやＣＭＯ３
の製造にも適用できる。また、ゲート電極として上層に
モリブデン膜を下層にタングステン膜を用いた２層とし
たが、実施例に示した膜厚や物質に限定するものではな
く、下層膜に対するエツチング選択比が大きい組合せで
あればかまわない。また、側壁絶縁膜としてＳｉＯ□膜
を用いたが、膜厚や物質はこれに限定するものでない。
したが、本発明の製造方法はｐＭＯ３ＦＥＴやＣＭＯ３
の製造にも適用できる。また、ゲート電極として上層に
モリブデン膜を下層にタングステン膜を用いた２層とし
たが、実施例に示した膜厚や物質に限定するものではな
く、下層膜に対するエツチング選択比が大きい組合せで
あればかまわない。また、側壁絶縁膜としてＳｉＯ□膜
を用いたが、膜厚や物質はこれに限定するものでない。
本発明の製造方法をとることによって、上層ゲート電極
のサイドエツチングがなくなった。その結果、ドレイン
端において横方向電界が緩和されるとともに、低濃度拡
散層においてはゲート電界によってゲート絶縁膜界面に
キャリアが誘起されて抵抗が減少し、電界の緩和と素子
の駆動能力を両立させることがゲート長を更に縮小した
場合においても可能となった。
のサイドエツチングがなくなった。その結果、ドレイン
端において横方向電界が緩和されるとともに、低濃度拡
散層においてはゲート電界によってゲート絶縁膜界面に
キャリアが誘起されて抵抗が減少し、電界の緩和と素子
の駆動能力を両立させることがゲート長を更に縮小した
場合においても可能となった。
また、ゲート電極と高濃度拡散層が重なり合わないため
にゲートとソース・ドレイン間の寄生容量が低減され動
作速度の高速化が図られるとともに、ゲート電界による
ドレイン領域におけるバンド間トンネル電流が低減され
た。
にゲートとソース・ドレイン間の寄生容量が低減され動
作速度の高速化が図られるとともに、ゲート電界による
ドレイン領域におけるバンド間トンネル電流が低減され
た。
また、下層ゲート電極に対して通常用いられる適度の選
択比を有し且つサイドエツチングの少ない異方性エツチ
ング条件によって上層ゲート電極を形成すれば、ゲート
長の縮小に対応することができた。
択比を有し且つサイドエツチングの少ない異方性エツチ
ング条件によって上層ゲート電極を形成すれば、ゲート
長の縮小に対応することができた。
また、高濃度拡散層の端の位置は第２絶縁体側壁膜の厚
さによって容易に制御することができた。
さによって容易に制御することができた。
また、上層ゲート電極と下層ゲート電極の間には絶縁膜
を必要としないため、動作上同等問題を生じない。
を必要としないため、動作上同等問題を生じない。
第１図は、本発明の一実施例における絶縁ゲート電界効
果型トランジスタの各製造工程での断面構造を順を追っ
て示す模式図、 第２図は、従来例における絶縁ゲート電界効果型トラン
ジスタの各製造工程での断面構造を順を追って示す模式
図である。 １．３１・・・ｐ形シリコン基板 ２・・・・・素子分離ＳｉＯ□膜 ３．３２・・・ゲート酸化膜 ４・・・・・タングステン膜 ５・・・・・モリブデン膜 ６・・・・・ＣＶＤ５ｉＯ□マスク ７・・・・・上層モリブデンゲート電極８．３７・・・
低濃度ｎ膨拡散層 ９・・・・・第１ ＣＶＤ５ ｉ Ｏｔ側壁膜１０・・
・・・下層タングステンゲート電極１１・・・・・第２
ＣＶＤＳｉＯｚ側壁膜１２、３９・・・高濃度ｎ膨拡散
層 １３・・・・・ＴｉＳｉ、膜 １４・・・・・ＣｖＤＳｉ０２層間膜 １５・・・・・アルミニウム配線 ３３・・・・・第１多結晶シリコン膜 ３４・・・・・自然酸化薄膜 ３５・・・・・第２多結晶シリコン膜 ３６・・・・・第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３８・
・・・・第２ＣＶＤＳｉＯｚ膜 ４０・・・・・多結晶シリコンを酸化して得られたＳｉ
Ｏ□膜 （ａ） （ｂン （Ｃ） 第１図 （ｅ） （ｆン 第１図
果型トランジスタの各製造工程での断面構造を順を追っ
て示す模式図、 第２図は、従来例における絶縁ゲート電界効果型トラン
ジスタの各製造工程での断面構造を順を追って示す模式
図である。 １．３１・・・ｐ形シリコン基板 ２・・・・・素子分離ＳｉＯ□膜 ３．３２・・・ゲート酸化膜 ４・・・・・タングステン膜 ５・・・・・モリブデン膜 ６・・・・・ＣＶＤ５ｉＯ□マスク ７・・・・・上層モリブデンゲート電極８．３７・・・
低濃度ｎ膨拡散層 ９・・・・・第１ ＣＶＤ５ ｉ Ｏｔ側壁膜１０・・
・・・下層タングステンゲート電極１１・・・・・第２
ＣＶＤＳｉＯｚ側壁膜１２、３９・・・高濃度ｎ膨拡散
層 １３・・・・・ＴｉＳｉ、膜 １４・・・・・ＣｖＤＳｉ０２層間膜 １５・・・・・アルミニウム配線 ３３・・・・・第１多結晶シリコン膜 ３４・・・・・自然酸化薄膜 ３５・・・・・第２多結晶シリコン膜 ３６・・・・・第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３８・
・・・・第２ＣＶＤＳｉＯｚ膜 ４０・・・・・多結晶シリコンを酸化して得られたＳｉ
Ｏ□膜 （ａ） （ｂン （Ｃ） 第１図 （ｅ） （ｆン 第１図
Claims (1)
- （１）少なくとも表面にゲート絶縁膜を有する第１導電
型半導体基板上に第１伝導体膜と第２伝導体膜を連続し
て堆積する工程と、 マスクパターンを用いて所望の領域に前記第２伝導体膜
からなる上層ゲート電極を形成し、前記上層ゲート電極
をマスクに前記第１導電型半導体基板上に第２導電型の
低濃度拡散層を形成する工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
、前記マスクパターンと前記第１絶縁体側壁膜をマスク
に前記第１伝導体膜からなる下層ゲート電極を形成する
工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し、前記マスクパターンと前記第１絶縁体側壁膜と前記
第２絶縁体側壁膜とをマスクに前記第１導電型半導体基
板上に第２導電型の高濃度拡散層を形成する工程とを含
むことを特徴とする絶縁ゲート電界効果型トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380788A JPH01302861A (ja) | 1988-05-31 | 1988-05-31 | 絶縁ゲート電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380788A JPH01302861A (ja) | 1988-05-31 | 1988-05-31 | 絶縁ゲート電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302861A true JPH01302861A (ja) | 1989-12-06 |
Family
ID=15113496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13380788A Pending JPH01302861A (ja) | 1988-05-31 | 1988-05-31 | 絶縁ゲート電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238201B1 (ko) * | 1996-08-12 | 2000-01-15 | 윤종용 | 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법 |
-
1988
- 1988-05-31 JP JP13380788A patent/JPH01302861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238201B1 (ko) * | 1996-08-12 | 2000-01-15 | 윤종용 | 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법 |
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