JPH0258236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0258236A JPH0258236A JP63208192A JP20819288A JPH0258236A JP H0258236 A JPH0258236 A JP H0258236A JP 63208192 A JP63208192 A JP 63208192A JP 20819288 A JP20819288 A JP 20819288A JP H0258236 A JPH0258236 A JP H0258236A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果型トランジスタを含む半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
半導体デバイスの高集積化および高性能化を図るために
、半導体素子の微細化が押し進められている。既に設計
ルールは１ミクロン以下のサブミクロンとなっており、
今後更に微細化が進むことが予想される。サブミクロン
寸法の素子を高精度に加工すること自体も困難になって
いることは言うまでもないが、サブミクロン寸法に形成
された素子の長期信鎖性に問題があることが指摘されて
いる。例えば、ホットキャリヤによる闇値電圧やドレイ
ン電流の変動、あるいはゲート電極直下の高濃度ドレイ
ン領域において生じるバンド間トンネルによるリーク電
流などである。これらの問題点は、電流電圧を５■一定
にしたまま幾何学的な寸法と不純物濃度をスケーリング
したために、ドレイン近傍での高電界によって生しるも
のである。
、半導体素子の微細化が押し進められている。既に設計
ルールは１ミクロン以下のサブミクロンとなっており、
今後更に微細化が進むことが予想される。サブミクロン
寸法の素子を高精度に加工すること自体も困難になって
いることは言うまでもないが、サブミクロン寸法に形成
された素子の長期信鎖性に問題があることが指摘されて
いる。例えば、ホットキャリヤによる闇値電圧やドレイ
ン電流の変動、あるいはゲート電極直下の高濃度ドレイ
ン領域において生じるバンド間トンネルによるリーク電
流などである。これらの問題点は、電流電圧を５■一定
にしたまま幾何学的な寸法と不純物濃度をスケーリング
したために、ドレイン近傍での高電界によって生しるも
のである。
電源電圧も併せてスケーリングずれば信顛性は保たれる
が、システムの互換性や動作速度の低下といった別の問
題点がある。
が、システムの互換性や動作速度の低下といった別の問
題点がある。
高電界効果を緩和する方法の一つに、ライトリ−・ドー
プト・ドレイン構造（ＬＤＤ）がある。
プト・ドレイン構造（ＬＤＤ）がある。
すなわち、高濃度拡散層に加えて低濃度拡散層を形成し
たドレイン構造とすることでドレイン端での電界を緩和
させ、ホントキャリヤによるデバイス劣化を抑制する方
策である。ＬＤＤ構造の欠点は、単純に低濃度拡散層領
域を長くして電界を十分に緩和すると、低濃度拡散層領
域における抵抗が増大するために素子の駆動能力が低下
し、デバイスの動作速度が低下してしまうことである。
たドレイン構造とすることでドレイン端での電界を緩和
させ、ホントキャリヤによるデバイス劣化を抑制する方
策である。ＬＤＤ構造の欠点は、単純に低濃度拡散層領
域を長くして電界を十分に緩和すると、低濃度拡散層領
域における抵抗が増大するために素子の駆動能力が低下
し、デバイスの動作速度が低下してしまうことである。
電界の緩和と素子の駆動能力を両立させる素子構造とし
て、井沢龍−らによって１９８８年１月２５日に電子情
報通信学会技術研究報告８７巻Ｎｏ、３４３の３１〜３
６頁に［高耐圧・高速５■動作サブミクロンデバイスＧ
ＯＬＤＪと題した発表がある。これによれば第２図に示
す構造のｎチャネル電界効果型ＭＯＳトランジスタ（ｎ
ＭＯ３ＦＥＴ）を製造する方法を提案している。この方
法によれば、第２図（ａ）に示すように、ｐ形シリコン
基板３１上のゲート酸化膜３２上に、間に自然酸化薄膜
３４を有する２層多結晶シリコン（ポリシリコン）膜を
堆積し、第１ ＣＶＤ５ ｉ Ｏｚ膜３６をマスクに第
２多結晶シリコン膜３５をエツチングする。この際、自
然酸化薄膜３４でエツチングを止めるために高選択性の
条件でエツチングする必要があり、第２図（ｂ）に示す
ように、第１ＣＶＤＳｉＯｚ膜３６の両端下において第
２多結晶シリコン膜３５がサイドエツチングされる。つ
づいてイオン注入法によって低濃度ｎ膨拡散層３７を形
成する。第２図（ｃ）に示すように、再びＣＶＤ５ ｉ
Ｏ□膜堆積後、反応性イオンエツチング（ＲＩ Ｅ）
によってゲート電極パターン側壁にのみ第２ＣＶＤＳｉ
Ｏｚ膜３８を形成し、これをマスクにして第１多結晶シ
リコン改３３をエツチングする。第２図（ｄ）に示すよ
うに、イオン注入法によって高濃度ｎ膨拡散層３９を形
成した後、８００℃ウェット酸化条件で選択的に第１多
結晶シリコン膜３３０両端を酸化する。多結晶シリコン
膜を酸化して得られたＳｉＯ□膜を４０で示している。
て、井沢龍−らによって１９８８年１月２５日に電子情
報通信学会技術研究報告８７巻Ｎｏ、３４３の３１〜３
６頁に［高耐圧・高速５■動作サブミクロンデバイスＧ
ＯＬＤＪと題した発表がある。これによれば第２図に示
す構造のｎチャネル電界効果型ＭＯＳトランジスタ（ｎ
ＭＯ３ＦＥＴ）を製造する方法を提案している。この方
法によれば、第２図（ａ）に示すように、ｐ形シリコン
基板３１上のゲート酸化膜３２上に、間に自然酸化薄膜
３４を有する２層多結晶シリコン（ポリシリコン）膜を
堆積し、第１ ＣＶＤ５ ｉ Ｏｚ膜３６をマスクに第
２多結晶シリコン膜３５をエツチングする。この際、自
然酸化薄膜３４でエツチングを止めるために高選択性の
条件でエツチングする必要があり、第２図（ｂ）に示す
ように、第１ＣＶＤＳｉＯｚ膜３６の両端下において第
２多結晶シリコン膜３５がサイドエツチングされる。つ
づいてイオン注入法によって低濃度ｎ膨拡散層３７を形
成する。第２図（ｃ）に示すように、再びＣＶＤ５ ｉ
Ｏ□膜堆積後、反応性イオンエツチング（ＲＩ Ｅ）
によってゲート電極パターン側壁にのみ第２ＣＶＤＳｉ
Ｏｚ膜３８を形成し、これをマスクにして第１多結晶シ
リコン改３３をエツチングする。第２図（ｄ）に示すよ
うに、イオン注入法によって高濃度ｎ膨拡散層３９を形
成した後、８００℃ウェット酸化条件で選択的に第１多
結晶シリコン膜３３０両端を酸化する。多結晶シリコン
膜を酸化して得られたＳｉＯ□膜を４０で示している。
以上の製造工程を用いると十分に長い低濃度ｎ形拡散Ｎ
３７がゲート電極両端直下に存在し、高濃度ｎ膨拡散層
３９はゲート電極より外側に形成される。その結果、ド
レイン端において横方向電界が緩和されるとともに、低
濃度ｎ膨拡散層３７においてはゲート電界によってゲー
ト酸化膜界面にキャリヤが誘起されて抵抗が減少する。
３７がゲート電極両端直下に存在し、高濃度ｎ膨拡散層
３９はゲート電極より外側に形成される。その結果、ド
レイン端において横方向電界が緩和されるとともに、低
濃度ｎ膨拡散層３７においてはゲート電界によってゲー
ト酸化膜界面にキャリヤが誘起されて抵抗が減少する。
すなわち、電界の緩和と素子の駆動能力を両立させるこ
とが可能となった。
とが可能となった。
第２図において説明した半導体装置の製造方法において
は、第２多結晶シリコン膜３５をエツチングする際に、
第１多結晶シリコン膜３３をエツチングしないためのエ
ンチングストッパーとして極めて薄い自然酸化薄膜３４
を用いているために、第１ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３
６の両端下に第２多結晶シリコン膜３５がサイドエツチ
ングされる。更にゲート電極の微細化を行おうとすると
、第１ ＣＶＤ５ ｉ Ｏ□膜３６の幅とサイドエツチ
ング幅が同等あるいはそれ以下になってしまい、第１Ｃ
ＶＤＳｉＯｚ膜３６を支えることができなくなる。その
ことを防ぐには第２多結晶シリコン膜３５の膜厚を薄く
すればよいが、ゲート電極の抵抗が大きくなってしまい
、デバイス動作速度が低下する。また、ゲート電極とし
ての多結晶シリコンは微細化すると抵抗値の増大が無視
できなくなり、さらに自然酸化薄膜３４は薄いとはいう
ものの絶縁層が間に存在するのは高速動作上好ましくな
い。
は、第２多結晶シリコン膜３５をエツチングする際に、
第１多結晶シリコン膜３３をエツチングしないためのエ
ンチングストッパーとして極めて薄い自然酸化薄膜３４
を用いているために、第１ＣＶ Ｄ Ｓ ｉ Ｏｚ膜３
６の両端下に第２多結晶シリコン膜３５がサイドエツチ
ングされる。更にゲート電極の微細化を行おうとすると
、第１ ＣＶＤ５ ｉ Ｏ□膜３６の幅とサイドエツチ
ング幅が同等あるいはそれ以下になってしまい、第１Ｃ
ＶＤＳｉＯｚ膜３６を支えることができなくなる。その
ことを防ぐには第２多結晶シリコン膜３５の膜厚を薄く
すればよいが、ゲート電極の抵抗が大きくなってしまい
、デバイス動作速度が低下する。また、ゲート電極とし
ての多結晶シリコンは微細化すると抵抗値の増大が無視
できなくなり、さらに自然酸化薄膜３４は薄いとはいう
ものの絶縁層が間に存在するのは高速動作上好ましくな
い。
本発明の目的は、上述のような問題点を解決した半導体
装置の製造方法を提供することにある。
装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、
少なくとも表面にゲート酸化膜を有する第１導電形の半
導体基板上に第１伝導体膜と伝導体バリア膜と第２伝導
体膜を連続して堆積する工程と、マスクパターンを用い
て所望の領域に前記第２伝導体膜からなる上層ゲート電
極を形成し前記上層ゲート電極をマスクに前記第１導電
形の半導体基板上に第２導電形の低濃度拡散層を形成す
る工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
前記マスクパターンと前記第１絶縁体側壁膜をマスクに
前記伝導体バリア膜と第１伝導体膜をエツチングし下層
ゲート電極を形成する工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し前記マスクパターンと前記第１絶縁体側壁膜と前記第
２絶縁体側壁膜とをマスクに前記第１導電形の半導体基
板上に第２導電形の高濃度拡散層を形成する工程とを含
むことを特徴としている。
導体基板上に第１伝導体膜と伝導体バリア膜と第２伝導
体膜を連続して堆積する工程と、マスクパターンを用い
て所望の領域に前記第２伝導体膜からなる上層ゲート電
極を形成し前記上層ゲート電極をマスクに前記第１導電
形の半導体基板上に第２導電形の低濃度拡散層を形成す
る工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
前記マスクパターンと前記第１絶縁体側壁膜をマスクに
前記伝導体バリア膜と第１伝導体膜をエツチングし下層
ゲート電極を形成する工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し前記マスクパターンと前記第１絶縁体側壁膜と前記第
２絶縁体側壁膜とをマスクに前記第１導電形の半導体基
板上に第２導電形の高濃度拡散層を形成する工程とを含
むことを特徴としている。
本発明によれば、上層ゲート電極を反応性イオンエツチ
ングする際に、エツチングストッパーとして適度の選択
比を有し且つサイドエツチングの少ない異方性エンチン
グ条件によって上層ゲート電極を形成し、ゲート長の縮
小に対応することができる。また、高４度拡散層の端の
位置は第２絶縁体側壁膜の厚さによって制御した。また
、バリア膜を用いれば上層ゲート電極と下層ゲート電極
を異なる材料を用いても、ゲート電極形成後の熱処理に
よる相互の反応が防止できるためにゲート電極の仕事関
数は下層ゲート電極によって決まり、抵抗値は上層ゲー
ト電極層によって低減できる。
ングする際に、エツチングストッパーとして適度の選択
比を有し且つサイドエツチングの少ない異方性エンチン
グ条件によって上層ゲート電極を形成し、ゲート長の縮
小に対応することができる。また、高４度拡散層の端の
位置は第２絶縁体側壁膜の厚さによって制御した。また
、バリア膜を用いれば上層ゲート電極と下層ゲート電極
を異なる材料を用いても、ゲート電極形成後の熱処理に
よる相互の反応が防止できるためにゲート電極の仕事関
数は下層ゲート電極によって決まり、抵抗値は上層ゲー
ト電極層によって低減できる。
また、バリア膜が伝導性であるので上層ゲート電極と下
層ゲート電極の間には絶縁膜を必要としないため、動作
上前等問題を生じない。
層ゲート電極の間には絶縁膜を必要としないため、動作
上前等問題を生じない。
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図は、本発明の製造方法によるＣＭＯＳの製造を説
明するための各工程での断面構造を順を追って示す模式
図である。
明するための各工程での断面構造を順を追って示す模式
図である。
まず、第１図（ａ）に示すように、ｐ形シリコン１Ｊｆ
ｆｌｌ上にｎウェル２を形成し、後に形成される半導体
素子を誘電体分離するための素子分離５ｉＱ２膜３を形
成し、熱酸化によってゲート酸化膜４を形成する。
ｆｌｌ上にｎウェル２を形成し、後に形成される半導体
素子を誘電体分離するための素子分離５ｉＱ２膜３を形
成し、熱酸化によってゲート酸化膜４を形成する。
次に、第１図（ｂ）に示すように、２０００人の多結晶
シリコン膜を堆積した後、イオン注入によってｐ形シリ
コン基板ｌ上の多結晶シリコン膜にリンを、ｎウェル２
上の多結晶シリコン膜にホウ素を注入し、それぞれｎ゛
多多結晶シリコ成膜５ｐ゛多多結晶シリコ模膜６形成す
る。次に、３００人の窒化チタン膜７を、つづいて１５
００人のタングステン膜８を連続してスパック堆積し、
タングステン膜８上の所望の位置にＣＶＤ５ ｉ Ｏ□
マスク９を形成する。
シリコン膜を堆積した後、イオン注入によってｐ形シリ
コン基板ｌ上の多結晶シリコン膜にリンを、ｎウェル２
上の多結晶シリコン膜にホウ素を注入し、それぞれｎ゛
多多結晶シリコ成膜５ｐ゛多多結晶シリコ模膜６形成す
る。次に、３００人の窒化チタン膜７を、つづいて１５
００人のタングステン膜８を連続してスパック堆積し、
タングステン膜８上の所望の位置にＣＶＤ５ ｉ Ｏ□
マスク９を形成する。
次に、第１図（ｃ）に示すように、ＣＶＤ５ ｉＯ□マ
スク９によってタングステン膜８をＲＩＥによってＣＶ
Ｄ５ｉＯ□マスク９の直下にのみタングステン膜を残し
第２ゲート電極１０を形成した後、イオン注入法によっ
て所望の領域に低濃度ｎ膨拡散層１１と低濃度ｐ膨拡散
層１２を形成する。
スク９によってタングステン膜８をＲＩＥによってＣＶ
Ｄ５ｉＯ□マスク９の直下にのみタングステン膜を残し
第２ゲート電極１０を形成した後、イオン注入法によっ
て所望の領域に低濃度ｎ膨拡散層１１と低濃度ｐ膨拡散
層１２を形成する。
次に第１図（ｄ）に示すように、１５００人のＣＶＤ５
ｉＯ□膜を全面に堆積し、ＲＩＥによって第２ゲート電
極１０の側面にのみ第１ｃＶＤｓｉｏｚ側壁膜１３を形
成する。次に、ＣＶ Ｄ Ｓ ｉＯｚマスク９と第１Ｃ
ＶＤＳｉＯｚ側壁膜１３をマスクとして、ｎ゛゛結晶シ
リコン第１ゲート電極１４とｐ゛゛結晶シリコン第１ゲ
ート電極！５をｔＥによって形成する。
ｉＯ□膜を全面に堆積し、ＲＩＥによって第２ゲート電
極１０の側面にのみ第１ｃＶＤｓｉｏｚ側壁膜１３を形
成する。次に、ＣＶ Ｄ Ｓ ｉＯｚマスク９と第１Ｃ
ＶＤＳｉＯｚ側壁膜１３をマスクとして、ｎ゛゛結晶シ
リコン第１ゲート電極１４とｐ゛゛結晶シリコン第１ゲ
ート電極！５をｔＥによって形成する。
次に、第１図Ｃｅ）に示すように、第１ ＣＶＤ５ｉＯ
□側壁膜１３を形成した同様の方法によって、第２ＣＶ
ＤＳｉＯ□側壁膜１６を形成し、イオン注入法によって
所望の領域に高濃度ｎ膨拡１＆層１７と高濃度ｐ膨拡散
層１８を形成すると、低濃度拡散層が第１ゲート電極の
端部直下に存在し、高濃度拡散層が第１ゲート電極の端
より外側に形成されている構造のＣＭＯＳが得られる。
□側壁膜１３を形成した同様の方法によって、第２ＣＶ
ＤＳｉＯ□側壁膜１６を形成し、イオン注入法によって
所望の領域に高濃度ｎ膨拡１＆層１７と高濃度ｐ膨拡散
層１８を形成すると、低濃度拡散層が第１ゲート電極の
端部直下に存在し、高濃度拡散層が第１ゲート電極の端
より外側に形成されている構造のＣＭＯＳが得られる。
最後に第１図（ｆ）に示すように、全面にＣＶＤ５ｉＯ
，Ｊｉ間絶絶縁膜１９堆積し、コンタクトホール開口後
アルミニウム配線２０を形成する。
，Ｊｉ間絶絶縁膜１９堆積し、コンタクトホール開口後
アルミニウム配線２０を形成する。
以上の実施例では、本発明をＣＭＯＳの製造に適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、ｎＭＯｓＦＥＴやｐＭＯＳ Ｆ ＥＴの製
造にも適用できる。また、第１ゲート電極、伝導性バリ
ア膜及び第２ゲート電極としてそれぞれｎ ＋ ｐ
＋多結晶シリコン、窒化チタン膜およびタングステン膜
の組合せを用いたが、物質や膜厚はこれに限定するもの
ではなく、第２ゲート電極は抵抗率の低い材質でバリア
膜に対してエツチング選択比が大きいものであればよく
、伝導性バリア膜は熱処理による第１ゲート電極と第２
ゲート電極の反応を防ぐバリア性があればよく、第１ゲ
ート電極は抵抗率の小さな物質であればよい。また、側
壁絶縁膜としてＳｉＯ□膜を用いたが、膜厚や物質はこ
れに限定するものではない。
場合について説明したが、本発明はこれに限定されるも
のではなく、ｎＭＯｓＦＥＴやｐＭＯＳ Ｆ ＥＴの製
造にも適用できる。また、第１ゲート電極、伝導性バリ
ア膜及び第２ゲート電極としてそれぞれｎ ＋ ｐ
＋多結晶シリコン、窒化チタン膜およびタングステン膜
の組合せを用いたが、物質や膜厚はこれに限定するもの
ではなく、第２ゲート電極は抵抗率の低い材質でバリア
膜に対してエツチング選択比が大きいものであればよく
、伝導性バリア膜は熱処理による第１ゲート電極と第２
ゲート電極の反応を防ぐバリア性があればよく、第１ゲ
ート電極は抵抗率の小さな物質であればよい。また、側
壁絶縁膜としてＳｉＯ□膜を用いたが、膜厚や物質はこ
れに限定するものではない。
本発明の製造方法をとることによって、上層ゲート電極
のサイドエツチングがなくなった。その結果、ドレイン
端において横方向電界が緩和されるとともに、低濃度拡
散層においてはゲート電界によってゲート酸化膜界面に
キャリヤが誘起されて抵抗が減少し、電界の緩和と素子
の駆動能力を両立させることが、ゲート長を更に縮小し
た場合においても可能となった。また、ゲート電極と高
濃度拡散層が重なり合わないために、ゲートとソース・
ドレイン間の寄生容量が低減され動作速度の高速化が図
られるとともに、ゲート電界によるドレイン領域におけ
るバンド間トンネル電流が低減された。また、伝導性バ
リア膜をエツチングストッパーとして用いるため、サイ
ドエツチングを防止でき微細化に対応できた。また、上
層ゲート電極と下層ゲート電極の間には絶縁膜を必要と
しないため、動作上回等問題を生じない。
のサイドエツチングがなくなった。その結果、ドレイン
端において横方向電界が緩和されるとともに、低濃度拡
散層においてはゲート電界によってゲート酸化膜界面に
キャリヤが誘起されて抵抗が減少し、電界の緩和と素子
の駆動能力を両立させることが、ゲート長を更に縮小し
た場合においても可能となった。また、ゲート電極と高
濃度拡散層が重なり合わないために、ゲートとソース・
ドレイン間の寄生容量が低減され動作速度の高速化が図
られるとともに、ゲート電界によるドレイン領域におけ
るバンド間トンネル電流が低減された。また、伝導性バ
リア膜をエツチングストッパーとして用いるため、サイ
ドエツチングを防止でき微細化に対応できた。また、上
層ゲート電極と下層ゲート電極の間には絶縁膜を必要と
しないため、動作上回等問題を生じない。
第１図は、本発明の実施例における半導体装置の断面構
造を順を追って示す模式図、 第２図は、従来例における半導体装置の断面構造を順を
追・って示す模式図である。 ｌ、３１・・・ｐ形シリコン基板 ２・・・・・ｎウェル ３ ・ ・ ・ ４．３２・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ・ ９ ・ ・ ・ １０・ ・ ・ ＩＬ ３７・ １２・ ・ ・ １３・ ・ ・ １４・ ・ ・ １５・ ・ ・ ・ １６・ ・ ・ １７、 ３９・ １８・ ・ ・ １９・ ・ ・ ２０・ ・ ・ 素子分離Ｓｉ０ｇ膜 ゲート酸化膜 ｎ゛多多結晶シリコ腹 膜゛多多結晶シリコ腹 膜化チタン膜 タングステン膜 ＣＶＤ５ｉＯ□マスク 第２ゲート電極 低濃度ｎ膨拡散層 低濃度ｐ膨拡散層 第１ｃＶＤｓｉｏ□側壁膜 ｎ゛゛結晶シリコン第１ゲート 電極 ° ｐ 電極 ・第２ＣＶＤＳｉＯｚ側壁膜 ・高濃度ｎ膨拡散層 ・高濃度ｐ膨拡散層 ・ＣＶ Ｄ Ｓ ｉ Ｑ ｚ層間絶縁膜・アルミニウム
配線 多結晶シリコン第１ゲート ３３・ ３４・ ３５・ ３６・ ３８・ ４０・ 第１多結晶シリコン膜 自然酸化薄膜 第２多結晶シリコン膜 第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜 第２ＣＶＤＳｉ○２膜 多結晶シリコン膜を酸化して得 られたＳｉＯ□膜
造を順を追って示す模式図、 第２図は、従来例における半導体装置の断面構造を順を
追・って示す模式図である。 ｌ、３１・・・ｐ形シリコン基板 ２・・・・・ｎウェル ３ ・ ・ ・ ４．３２・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ・ ・ ８ ・ ・ ・ ９ ・ ・ ・ １０・ ・ ・ ＩＬ ３７・ １２・ ・ ・ １３・ ・ ・ １４・ ・ ・ １５・ ・ ・ ・ １６・ ・ ・ １７、 ３９・ １８・ ・ ・ １９・ ・ ・ ２０・ ・ ・ 素子分離Ｓｉ０ｇ膜 ゲート酸化膜 ｎ゛多多結晶シリコ腹 膜゛多多結晶シリコ腹 膜化チタン膜 タングステン膜 ＣＶＤ５ｉＯ□マスク 第２ゲート電極 低濃度ｎ膨拡散層 低濃度ｐ膨拡散層 第１ｃＶＤｓｉｏ□側壁膜 ｎ゛゛結晶シリコン第１ゲート 電極 ° ｐ 電極 ・第２ＣＶＤＳｉＯｚ側壁膜 ・高濃度ｎ膨拡散層 ・高濃度ｐ膨拡散層 ・ＣＶ Ｄ Ｓ ｉ Ｑ ｚ層間絶縁膜・アルミニウム
配線 多結晶シリコン第１ゲート ３３・ ３４・ ３５・ ３６・ ３８・ ４０・ 第１多結晶シリコン膜 自然酸化薄膜 第２多結晶シリコン膜 第１ ＣＶ Ｄ Ｓ ｉ Ｏｚ膜 第２ＣＶＤＳｉ○２膜 多結晶シリコン膜を酸化して得 られたＳｉＯ□膜
Claims (1)
- （１）少なくとも表面にゲート酸化膜を有する第１導電
形の半導体基板上に第１伝導体膜と伝導体バリア膜と第
２伝導体膜を連続して堆積する工程と、 マスクパターンを用いて所望の領域に前記第２伝導体膜
からなる上層ゲート電極を形成し前記上層ゲート電極を
マスクに前記第１導電形の半導体基板上に第２導電形の
低濃度拡散層を形成する工程と、 前記上層ゲート電極の側壁に第１絶縁体側壁膜を形成し
前記マスクパターンと前記第１絶縁体側壁膜をマスクに
前記伝導体バリア膜と第１伝導体膜をエッチングし下層
ゲート電極を形成する工程と、 前記第１絶縁体側壁膜の外側に第２絶縁体側壁膜を形成
し前記マスクパターンと前記第１絶縁体側壁膜と前記第
２絶縁体側壁膜とをマスクに前記第１導電形の半導体基
板上に第２導電形の高濃度拡散層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208192A JPH0258236A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208192A JPH0258236A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258236A true JPH0258236A (ja) | 1990-02-27 |
Family
ID=16552187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208192A Pending JPH0258236A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| WO2002044745A1 (en) | 2000-11-30 | 2002-06-06 | Koninklijke Philips Electronics N.V. | Mri apparatus provided with axially stiff suspension elements for the gradient coil system |
-
1988
- 1988-08-24 JP JP63208192A patent/JPH0258236A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| WO2002044745A1 (en) | 2000-11-30 | 2002-06-06 | Koninklijke Philips Electronics N.V. | Mri apparatus provided with axially stiff suspension elements for the gradient coil system |
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