JPH01303549A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理用の記憶装置として利用する。

本発明は、試験プログラムおよび、試験データを一時格
納してそのプログラムまたはデータを利用し、記憶素子
の試験を行うための記憶装置に関する。

〔概要〕

本発明は、入力されるアドレス情報により記憶部の指定
された記憶領域に試験情報を一時格納して試験を行うこ
とができる記憶装置において、試験情報を格納する場合
には１、入力するアドレス情報にレジスタに設定した一
定値を加算して格納することにより、 記憶部の全領域を試験できるようにしたものである。

〔従来の技術〕

従来この種の記憶装置を試験する場合、第３図に示すよ
うに診断装置１１はシステム制御装置１２を介して、被
試験体である記憶装置１３に試験プログラムおよび試験
データを含む試験情報を一時格納する。この格納される
記憶領域は、それぞれの情報処理システムにおいてあら
かじめ定められている。この記憶領域は例えば第４図に
示すようになっている。

〔発明が解決しようとする問題点〕

しかし上述した記憶装置では、試験情報を一時格納する
記憶領域があらかじめ定められているため、この記憶領
域すなわち第４図におけるＯ番地ないしｍ番地の記憶領
域はこの試験情報で試験することかできないという欠点
がある。

本発明はこの欠点を解決して、すべての領域に試験がで
きるような記憶装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、システム制御装置が接続され、記憶部と、記
憶部にシステム制御装置から与えろれるアドレス情報に
したがってプログラムおよびまたはデータを記憶させる
手段とを備えた記憶装置において、アドレスレジスタと
、このアドレスレジスタの出力を一方の入力としアドレ
ス情報を他方の入力とする加算回路と、この加算回路の
出力またはアドレス情報の一方を選択して記憶部の書込
アドレスとして供給する選択回路とを備えたことを特徴
とする。

〔作用〕

通常の動作状態では、この記憶装置は選択回路でシステ
ム制御装置から人力するアドレス情報を選択して、書込
および続出を行う。

試験を行うときには、通常の動作と同様に、システム制
御装置からのアドレス情報にしたがって記憶部に試験プ
ログラムおよび試験データを書込み試験を実行できるが
、この状態では、試験プログラムおよび試験データが格
納された記憶領域は試験できない。このため、レジスタ
に一定値α（望ましくは試験プログラムおよび試験デー
タの全容量より大きい値）を設定し、試験プログラムお
よび試験データをα番地だけずらして記憶部に格納する
。αを可変に設定することにより、記憶部の全域の試験
を行うことができる。

〔実施例〕

つぎに、本発明の実施例について図面を参照して説明す
る。第１図は本発明の一実施例のブロック構成図であり
、第２図は上記実施例の記憶部の記憶領域図である。

第１図において、システム制御装置ｌは図外の診断装置
からの指令により試験情報を記憶装置２に入力し記憶装
置の試験を行うものである。

記憶装置２にはシステム制御装置１より送出されるアド
レス情報Ｓ１と、端子３を介して入力するプログラムお
よびまたはデータとを一時格納する記憶部４を備えてい
る。この端子３より入力するプログラムおよびデータが
それぞれ試験用のものである場合は、これらのプログラ
ムおよびまたはデータは、アドレス情報Ｓ１によって定
められる記憶領域に一時格納される。

ここに本発明の特徴とするところは、記憶装置２は、シ
ステム制御装置１より送出される付加アドレス信号Ｓ２
を保持するアドレスレジスタ５と、このアドレスレジス
タ５の出力およびアドレス情報Ｓ１とをそれぞれ入力し
て加算する加算回路６と、この加算回路６の出力または
アドレス情報Ｓ１のいすか一方を、システム制御装置１
より送出する選択信号Ｓ３により選択して記憶部４の書
込アドレスとして供給する選択回路７とを備えたことに
ある。

すなわち、アドレス情報Ｓ１を加算回路６の第１の入力
とする。一方図外の診断装置で指定し、システム制御装
置１を介して送られる付加アドレス信号Ｓ２をアドレス
レジスタ４で受信する。このアドレスレジスタ４に格納
された付加アドレス信号Ｓ２は、試験情報に含まれ−る
試験プログラムを実行している間は保持される。アドレ
スレジスタ４へのセットするタイミングは、試験情報を
記憶装置に一時格納する前に行う。この付加アドレスの
番地をα番地とする。

つぎに試験情報を一時格納する場合につき説明する。試
験情報の格納される領域の番地はシステム制御装置１を
介して図外の診断装置より送られてくる。これを０番地
からｍ番地すとる。上記のα番地は、α〉ｍとなるよう
に設定する。このｍ番地とα番地とが加算回路６で加算
され、α十ｍ番地を出力する。一方選択回路７は診断装
置で指定する選択信号Ｓ３にしたがい、記憶装置２が試
験実行中のときは加算回路６の出力を選択し、試験中で
ないときはアドレス情報Ｓ１を選択する。

試験実行中の場合は、加算回路６の出力を選択しα＋ｍ
番地を記憶部４に供給する。

したがって第２図に示すように、試験情報を格納する番
地および試験を実行する番地にはそれぞれα番地が加算
される。このため試験される記憶領域はα十ｍ番地ない
しｎ番地の領域と、０番地ないしα番地の領域である。

試験終了後αの値を変更することにより、全領域の試験
が行われる。

また、αの値をＩｎ−ｍ１＝ｌα１とすることにより記
憶部の大部分の領域が試験できることになり、実用上こ
の記憶装置は記憶部による不良は発生しない。

〔発明の効果〕

以上説明したように本発明によれば、記憶装置の全記憶
領域に対し試験を実行することができる効果がある。

【図面の簡単な説明】

第１図は、本発明一実施例のブロック構成図。 第２図は、上記実施例記憶領域図。 第３図は、試験説明図。 第４図は、従来例記憶領域図。 １．１２・・・システム制御装置、２．１３・・・記憶
装置、３・・・プログラムおよびデータが人力する端子
、４・・・記憶部、５・・・アドレスレジスタ、６・・
・加算回路、７・・・選択回路、１１・・・診断装置、
−３１・・・アドレス情報、Ｓ２・・・付加アドレス信
号、Ｓ３・・・選択信号。 特許出願人　日本電気株式会社　、 代理人　　弁理士　井　出　直　孝 尖！＠例プローツク構成図 ７ｆ３１　　口 大鞄例記邊頌へ図 尾　２１￥Ｉ 試験説明図 従来仔１客己羽とｑ白　へ図 箆　４　口

Claims (1)

1. 【特許請求の範囲】 １、システム制御装置が接続され、記憶部と、この記憶
   部に前記システム制御装置から与えられるアドレス情報
   にしたがってプログラムおよびまたはデータを記憶させ
   る手段とを備えた記憶装置において、 アドレスレジスタと、 このアドレスレジスタの出力を一方の入力とし上記アド
   レス情報を他方の入力とする加算回路と、この加算回路
   の出力または上記アドレス情報の一方を選択して上記記
   憶部の書込アドレスとして供給する選択回路と を備えたことを特徴とする記憶装置。