JPH01303930A - 高速クロツク用位相同期回路 - Google Patents
高速クロツク用位相同期回路Info
- Publication number
- JPH01303930A JPH01303930A JP63132721A JP13272188A JPH01303930A JP H01303930 A JPH01303930 A JP H01303930A JP 63132721 A JP63132721 A JP 63132721A JP 13272188 A JP13272188 A JP 13272188A JP H01303930 A JPH01303930 A JP H01303930A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- controlled oscillator
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に係り、特にディジタルＶＴＲの
ように高速クロックの場合に好適な位相同期回路に関す
る。
ように高速クロックの場合に好適な位相同期回路に関す
る。
高速クロックに用いる位相同期回路は特公昭６２−４７
３７５に記載されているように、入力クロックと、それ
に同期して発振させたクロックを共に１／Ｎ分周器で分
周してから位相比較を行なう方式を採用し、１／Ｎ分周
に伴う補正方法が示されている。
３７５に記載されているように、入力クロックと、それ
に同期して発振させたクロックを共に１／Ｎ分周器で分
周してから位相比較を行なう方式を採用し、１／Ｎ分周
に伴う補正方法が示されている。
上記従来技術は回路規模の点について配慮がされておら
ず１位相同期回路として、２つの１／Ｎ分周回路、補正
回路が必要など１回路規模が大きくなる問題があった。
ず１位相同期回路として、２つの１／Ｎ分周回路、補正
回路が必要など１回路規模が大きくなる問題があった。
本発明の目的は、高速クロックの位相同期回路に適し、
かつ簡単な回路構成で実現することである。
かつ簡単な回路構成で実現することである。
上記目的は、位相比較器としてセット、リセット形フリ
ップフロップを用い、電圧制御発振器の出力と上記フリ
ップフロップの出力のそれぞれの積分値の差動値を電圧
制御発振器にフィードバックすることにより、達成され
る。
ップフロップを用い、電圧制御発振器の出力と上記フリ
ップフロップの出力のそれぞれの積分値の差動値を電圧
制御発振器にフィードバックすることにより、達成され
る。
人力クロックからその立上りのエツジを検出し。
エツジパルスをセットリセット形フリップフロップ（以
下５−ＲＦＰと略す。）のリセット端子に入力する。一
方、セット端子には電圧制御発生器の出力クロックから
作ったエツジパルスを入力する。よって、５−ＲＦＰの
出力には入力クロックと出力クロックの位相差に比例し
た出力が入力クロックの周期毎に得られる。これをまず
ローパスフィルタを通して積分値を得る。一方デューテ
イ比がおよそ５０％に近い値に設定された出力クロック
についても同様にローパスフィルタを通して積分値を得
る。それら２つの積分値の差動出力を電圧制御発振器に
フィードバックする。これによって、電圧制御発振器の
出力クロックが入力クロックと同周波数、同相となるの
で、人力クロックと位相同期したクロックが得られる。
下５−ＲＦＰと略す。）のリセット端子に入力する。一
方、セット端子には電圧制御発生器の出力クロックから
作ったエツジパルスを入力する。よって、５−ＲＦＰの
出力には入力クロックと出力クロックの位相差に比例し
た出力が入力クロックの周期毎に得られる。これをまず
ローパスフィルタを通して積分値を得る。一方デューテ
イ比がおよそ５０％に近い値に設定された出力クロック
についても同様にローパスフィルタを通して積分値を得
る。それら２つの積分値の差動出力を電圧制御発振器に
フィードバックする。これによって、電圧制御発振器の
出力クロックが入力クロックと同周波数、同相となるの
で、人力クロックと位相同期したクロックが得られる。
位相比較器としてＲ−８ＦＦを用いているので回路構成
は簡単で、高速動作が容易である。
は簡単で、高速動作が容易である。
以下、本発明の一実施例を第１図によって説明する。第
２図は位相同期した時の第１図の各部の波形である。高
速データ（Ａ）は入力端子１に与えられる。遅延回路２
でτ時間だけ遅られた後、排他的論理和Ｅｘ−ＯＲ回路
で、データＡの立上り及び立下りでパルス幅でのパルス
（Ｂ）が発生する。このパルス（Ｂ）でＲ−Ｓフリップ
フロップ（Ｒ−８ＦＦ）４をリセットする。一方、電圧
制御発振器９の出力はバッファ回路１０を介して、出力
（Ｅ）が端子１３に得られる。出力（Ｅ）からその立上
りでパルス（Ｃ）を発生させ、Ｒ−３ＦＦ４をセットす
る、Ｒ−８ＦＦの出力（Ｄ）と出力（Ｅ）はそれぞれま
ずローパスフィルタ５゜１２を介して差動アンプ６に入
力される。差動アンプ６は負帰還ループに静電容量Ｃ１
と抵抗Ｒ２が直列に入力されている。よって、直流分は
差動アンプ６のオープンループゲインに近い値（通常１
万倍以上）まで増幅される。これが電圧制御発振器９に
フィードバックされるので、出力（Ｄ）の平均値と出力
（Ｅ）の平均値のずれは十分無視できる値まで下げるこ
とができる。言いかえれば（Ｄ）と（Ｅ）波形が同じに
なるように制御されることになる。（Ｅ）波形はデユー
ティがおよそ５０％の固定値に設定されている。よって
データ（Ａ）から作ったパルス（Ｂ）と電圧制御発振器
９から作ったパルス（Ｃ）の位相関係も同様に設定され
る。この事はデータＡに位相同期したクロック（Ｅ）が
発生している事を意味する。
２図は位相同期した時の第１図の各部の波形である。高
速データ（Ａ）は入力端子１に与えられる。遅延回路２
でτ時間だけ遅られた後、排他的論理和Ｅｘ−ＯＲ回路
で、データＡの立上り及び立下りでパルス幅でのパルス
（Ｂ）が発生する。このパルス（Ｂ）でＲ−Ｓフリップ
フロップ（Ｒ−８ＦＦ）４をリセットする。一方、電圧
制御発振器９の出力はバッファ回路１０を介して、出力
（Ｅ）が端子１３に得られる。出力（Ｅ）からその立上
りでパルス（Ｃ）を発生させ、Ｒ−３ＦＦ４をセットす
る、Ｒ−８ＦＦの出力（Ｄ）と出力（Ｅ）はそれぞれま
ずローパスフィルタ５゜１２を介して差動アンプ６に入
力される。差動アンプ６は負帰還ループに静電容量Ｃ１
と抵抗Ｒ２が直列に入力されている。よって、直流分は
差動アンプ６のオープンループゲインに近い値（通常１
万倍以上）まで増幅される。これが電圧制御発振器９に
フィードバックされるので、出力（Ｄ）の平均値と出力
（Ｅ）の平均値のずれは十分無視できる値まで下げるこ
とができる。言いかえれば（Ｄ）と（Ｅ）波形が同じに
なるように制御されることになる。（Ｅ）波形はデユー
ティがおよそ５０％の固定値に設定されている。よって
データ（Ａ）から作ったパルス（Ｂ）と電圧制御発振器
９から作ったパルス（Ｃ）の位相関係も同様に設定され
る。この事はデータＡに位相同期したクロック（Ｅ）が
発生している事を意味する。
なお、データＡは周期′ｒで転送されるものである。デ
ィジタルＶＴＲのように記録再生系や光ケーブルの伝送
系などでは直流成分が記録あるいは伝送できないので、
直流分が発生しないようにデータ （Ａ）はランダム化
されている。よって、第２図（Ａ）波形のように１００
１０１０と０が２個連続している場合、どこかに１が２
個連続している箇所があって、長時間の平均では１０１
０が連続するようなパターンの平均値と一致することに
なり、データＡと位相同期したクロック（Ｅ ）が得ら
れる。
ィジタルＶＴＲのように記録再生系や光ケーブルの伝送
系などでは直流成分が記録あるいは伝送できないので、
直流分が発生しないようにデータ （Ａ）はランダム化
されている。よって、第２図（Ａ）波形のように１００
１０１０と０が２個連続している場合、どこかに１が２
個連続している箇所があって、長時間の平均では１０１
０が連続するようなパターンの平均値と一致することに
なり、データＡと位相同期したクロック（Ｅ ）が得ら
れる。
なお、差動アンプ６の出力は、アンプ８で反転増幅され
、基準電圧発生器７で与えられるバイアス電圧が加算さ
れた後、可変静電容量ＶＣを介して電圧制御発振器９の
タンク回路（インダクタンスＬと静電容量Ｃ３で構成さ
れる。）に入力され、電圧制御発振器９の発振周波数を
制御している。
、基準電圧発生器７で与えられるバイアス電圧が加算さ
れた後、可変静電容量ＶＣを介して電圧制御発振器９の
タンク回路（インダクタンスＬと静電容量Ｃ３で構成さ
れる。）に入力され、電圧制御発振器９の発振周波数を
制御している。
バッファアンプ１ｏの出力波形（Ｅ）のようにおよそ５
０％のデユーティ比を有する信号の平均値に一致させる
ように制御したので、第２図の信号（Ｂ）（Ｃ）で示す
ように、Ｒ−Ｓ ＦＦ ４の２つの人力信号は時間的に
離れている。入力データ（Ａ）が時間軸変動を伴ってい
る場合、位相同期がかかるまでの間は信号（Ｂ）と（Ｃ
）の位相関係がずれることになる。しかし、２つの信号
が時間的に離散しているので、重なり合うことが少ない
。一般にフリップフロップでリセット、セット入力が同
時に入った場合は出力状態が不安定になることがある。
０％のデユーティ比を有する信号の平均値に一致させる
ように制御したので、第２図の信号（Ｂ）（Ｃ）で示す
ように、Ｒ−Ｓ ＦＦ ４の２つの人力信号は時間的に
離れている。入力データ（Ａ）が時間軸変動を伴ってい
る場合、位相同期がかかるまでの間は信号（Ｂ）と（Ｃ
）の位相関係がずれることになる。しかし、２つの信号
が時間的に離散しているので、重なり合うことが少ない
。一般にフリップフロップでリセット、セット入力が同
時に入った場合は出力状態が不安定になることがある。
特に高速データの場合、パルス幅τは周期Ｔに比べて、
小さくする事が難しいので、本発明のようにおよそ５０
％のデユーティ比をもつ出力波形を基準位相波形にする
ことは上記の点から有効である。
小さくする事が難しいので、本発明のようにおよそ５０
％のデユーティ比をもつ出力波形を基準位相波形にする
ことは上記の点から有効である。
さらに、ＶＴＲを可変速再生する場合・には、基準電圧
発生器７にテープ速度に応じた電圧を供給すれば、再生
データＡに位相同期したクロックが発生できる。
発生器７にテープ速度に応じた電圧を供給すれば、再生
データＡに位相同期したクロックが発生できる。
また、位相同期回路の引き込み範囲を大きくするため、
第３図に示すように、フィードバックループの中の差動
アンプ８において、引き込み時には小さな値の抵抗Ｒａ
−ｔ とし、引き込みが完了してから、Ｒａ−ｔ ＜
Ｒａ−ｚの大きな抵抗値の抵抗Ｒ８−２に切り換える方
式が有効である。すなわち。
第３図に示すように、フィードバックループの中の差動
アンプ８において、引き込み時には小さな値の抵抗Ｒａ
−ｔ とし、引き込みが完了してから、Ｒａ−ｔ ＜
Ｒａ−ｚの大きな抵抗値の抵抗Ｒ８−２に切り換える方
式が有効である。すなわち。
ループゲインを上げて引き込み範囲を大きくし、引き込
んだ後は、入力側の変動に左右されないようにループゲ
インを下げる。ヘリカルスキャンＶＴＲのように、磁気
ヘッドが１回転する間にテープとヘッドの無接触部分が
発生し、信号欠落がある場合、毎回転ごと引き込み動作
が必要な場合、上記の方法が必要となる。
んだ後は、入力側の変動に左右されないようにループゲ
インを下げる。ヘリカルスキャンＶＴＲのように、磁気
ヘッドが１回転する間にテープとヘッドの無接触部分が
発生し、信号欠落がある場合、毎回転ごと引き込み動作
が必要な場合、上記の方法が必要となる。
なお、リセット、セット形フリップフロップを使用した
のは一般のフリッププロップではりセット、セット入力
と出力の間が最も伝達時間が少なく構成できるためであ
る。
のは一般のフリッププロップではりセット、セット入力
と出力の間が最も伝達時間が少なく構成できるためであ
る。
本発明によれば、高速データに位相同期したクロックが
簡単な構成で実現でき、また、不安定動作領域が少なく
することができ、ディジタルＶＴＲのクロック抽出回路
をコストパフォーマンスの良い構成で実現できる効果が
ある。
簡単な構成で実現でき、また、不安定動作領域が少なく
することができ、ディジタルＶＴＲのクロック抽出回路
をコストパフォーマンスの良い構成で実現できる効果が
ある。
第１図は本発明の一実施例の信号系統図、第２図は第１
図における各部の信号波形である。第３図は第２の実施
例におけるフィードバックループ系の一部の信号系統図
。 ４・・・セットリセット形フリップフロップ、６，８・
・・差動アンプ、９・・・電圧制御発振器、１１・・・
立上りエツジパルス発生回路。
図における各部の信号波形である。第３図は第２の実施
例におけるフィードバックループ系の一部の信号系統図
。 ４・・・セットリセット形フリップフロップ、６，８・
・・差動アンプ、９・・・電圧制御発振器、１１・・・
立上りエツジパルス発生回路。
Claims (1)
- 【特許請求の範囲】 １、セット、リセット形フリップフロップを位相比較器
として用い、比較器出力と基準位相電圧を比較する差動
アンプ、ローパスフィルタ、および電圧制御発振器で構
成される位相同期回路において、該基準位相電圧をおよ
そ５０％のデューティ比を有する電圧制御発振器の出力
から発生させることを特徴とする高速クロック用位相同
期回路。 ２、上記位相同期回路を使用したディジタルＶＴＲある
いは、光ケーブル伝送用中継器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132721A JPH01303930A (ja) | 1988-06-01 | 1988-06-01 | 高速クロツク用位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132721A JPH01303930A (ja) | 1988-06-01 | 1988-06-01 | 高速クロツク用位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303930A true JPH01303930A (ja) | 1989-12-07 |
Family
ID=15088027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132721A Pending JPH01303930A (ja) | 1988-06-01 | 1988-06-01 | 高速クロツク用位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303930A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148411A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Timing extracting pll circuit |
-
1988
- 1988-06-01 JP JP63132721A patent/JPH01303930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148411A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Timing extracting pll circuit |
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