JPH01304515A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH01304515A JPH01304515A JP63135884A JP13588488A JPH01304515A JP H01304515 A JPH01304515 A JP H01304515A JP 63135884 A JP63135884 A JP 63135884A JP 13588488 A JP13588488 A JP 13588488A JP H01304515 A JPH01304515 A JP H01304515A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- normal mode
- level
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット回路に関し、特にノーマルモードの他
に複数の非ノーマルモードがある場合、誤っテ非ノーマ
ルモードになった場合自動的にリセットのかかるリセッ
ト回路に関する。
に複数の非ノーマルモードがある場合、誤っテ非ノーマ
ルモードになった場合自動的にリセットのかかるリセッ
ト回路に関する。
リセット回路の従来の技術として回路が誤動作した場合
自動的にリセットをかける回路は存在しない。
自動的にリセットをかける回路は存在しない。
そのため、誤動作を防止するためにモード設定端子をも
うけるなどの対策をしている。
うけるなどの対策をしている。
上述したように、従来のリセット回路には誤動作に対す
る対策はされていないので、回路が誤動作した場合、外
部よりリセット端子をアクティブ状態にするか、もしく
はモード設定端子をもうけて誤動作を防止しなければな
らないという欠点がある。
る対策はされていないので、回路が誤動作した場合、外
部よりリセット端子をアクティブ状態にするか、もしく
はモード設定端子をもうけて誤動作を防止しなければな
らないという欠点がある。
上述したように、従来のリセット端子には誤動作をした
場合自動的にリセットをかける機能はない。同様な動作
をさせるためには他にモード設定用端子を設け、この端
子の状態により誤った動作をした場合リセットをかけて
誤動作を防止していたのに対し、本発明はモード設定用
端子を設けることなく誤動作した場合、自動的にリセッ
トをかけて誤動作を防止するという相異点を有する。
場合自動的にリセットをかける機能はない。同様な動作
をさせるためには他にモード設定用端子を設け、この端
子の状態により誤った動作をした場合リセットをかけて
誤動作を防止していたのに対し、本発明はモード設定用
端子を設けることなく誤動作した場合、自動的にリセッ
トをかけて誤動作を防止するという相異点を有する。
本発明のリセット回路は、ノーマルモードと非ノーマル
モードを切り換えるモード切換ラッチと、モード切換ラ
ッチが非ノーマルモード側のときリセット端子をアクテ
ィブ状態にするトランジスタと、リセット端子をアクテ
ィブ状態から解除しようとするリセット解除回路を有し
ている。
モードを切り換えるモード切換ラッチと、モード切換ラ
ッチが非ノーマルモード側のときリセット端子をアクテ
ィブ状態にするトランジスタと、リセット端子をアクテ
ィブ状態から解除しようとするリセット解除回路を有し
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
モード切換ラッチ１はＤ−Ｆ／Ｆであり、トランジスタ
２はＰｃｈ）ランジスタであり、前記モード切換ラッチ
の出力信号をゲート入力としている。
２はＰｃｈ）ランジスタであり、前記モード切換ラッチ
の出力信号をゲート入力としている。
リセット解除回路３は、プルダウン抵抗である。
本実施例においてＲＥＳＥＴ端子はアクティブＨｉであ
る。また、本発明を実現する条件として前記トランジス
タ２の○Ｎ抵抗に対してリセット解除回路３のプルダウ
ン抵抗が十分に大きい必要がある。
る。また、本発明を実現する条件として前記トランジス
タ２の○Ｎ抵抗に対してリセット解除回路３のプルダウ
ン抵抗が十分に大きい必要がある。
まず、ノーマルモード時の動作を説明する。
ノーマルモード時にはモード切換ラッチ１のＱ出力はＬ
Ｏレベルであり、トランジスタ２のゲート入力は、Ｈｉ
レベルとなるのでトランジスタ２はＯＦＦする。この場
合リセット解除回路３によりリセット端子は常にＬｏレ
ベルになり外部よりＲＥＳＥＴ端子をＨｉレベルにしな
い限り、ＲＥＳＥＴがかかる事はない。
Ｏレベルであり、トランジスタ２のゲート入力は、Ｈｉ
レベルとなるのでトランジスタ２はＯＦＦする。この場
合リセット解除回路３によりリセット端子は常にＬｏレ
ベルになり外部よりＲＥＳＥＴ端子をＨｉレベルにしな
い限り、ＲＥＳＥＴがかかる事はない。
次に非ノーマルモード時の動作を説明する。非ノーマル
モードで動作させるにはまず外部よりＲＥ Ｓ Ｅ Ｔ
端子ヲＬ ｏレベルにする。非ノーマルモード時ではモ
ード切換ラッチ１のＱ出力はＨｉレベルとなり、トラン
ジスタ２のゲート入力はＬｏレベルとなりＯＮする。こ
こで、もしＲＥＳＥＴ端子が０ＰＥＮであればＲＥＳＥ
Ｔががかってしまうが、あらかじめ外部よりＬｏレベル
にしであるのでＲＥＳＥＴはかからない。すなわち、非
ノーマルモードで動作させる場合外部よりＲＥＳＥＴ端
子をＬｏレベルにし、ノーマルモードで動作させる場合
は、ＲＥＳＥＴ端子を０ＰＥＮにする。そうすれば、も
しノーマル動作時（ＲＥＳＥＴ端子が０ＰＥＮ）に誤っ
てモード切換ラッチが非ノーマルモード側になった場合
、ＲＥＳＥＴがかかり誤動作を防止することができる。
モードで動作させるにはまず外部よりＲＥ Ｓ Ｅ Ｔ
端子ヲＬ ｏレベルにする。非ノーマルモード時ではモ
ード切換ラッチ１のＱ出力はＨｉレベルとなり、トラン
ジスタ２のゲート入力はＬｏレベルとなりＯＮする。こ
こで、もしＲＥＳＥＴ端子が０ＰＥＮであればＲＥＳＥ
Ｔががかってしまうが、あらかじめ外部よりＬｏレベル
にしであるのでＲＥＳＥＴはかからない。すなわち、非
ノーマルモードで動作させる場合外部よりＲＥＳＥＴ端
子をＬｏレベルにし、ノーマルモードで動作させる場合
は、ＲＥＳＥＴ端子を０ＰＥＮにする。そうすれば、も
しノーマル動作時（ＲＥＳＥＴ端子が０ＰＥＮ）に誤っ
てモード切換ラッチが非ノーマルモード側になった場合
、ＲＥＳＥＴがかかり誤動作を防止することができる。
以上説明したように本発明は、ノーマルモードでの動作
の他にいくつかの非ノーマルモードがある場合、モード
設定用の端子を設けることなくリセット端子の状態によ
りノーマルモードであるのか、非ノーマルモードなのか
を判定しもし誤って非ノーマルモードになった場合には
回路をリセットすることにより、誤動作を防止できる効
果がある。
の他にいくつかの非ノーマルモードがある場合、モード
設定用の端子を設けることなくリセット端子の状態によ
りノーマルモードであるのか、非ノーマルモードなのか
を判定しもし誤って非ノーマルモードになった場合には
回路をリセットすることにより、誤動作を防止できる効
果がある。
第１図は本発明の一実施例の回路図である。
１・・・・・・モード切換ラッチ、２・・・・・・Ｐｃ
ｈ）ランジスタ、３・・・・・・リセット解除回路。 代理人 弁理士 内 原 晋 箭１ワ
ｈ）ランジスタ、３・・・・・・リセット解除回路。 代理人 弁理士 内 原 晋 箭１ワ
Claims (1)
- ノーマルモードと非ノーマルモードを切り換えるモード
切換ラッチとモード切換ラッチが非ノーマルモード側の
時、リセット端子をアクティブ状態にするためのトラン
ジスタとリセット端子をアクティブ状態から解除するリ
セット解除回路を有することを特徴とするリセット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135884A JP2512993B2 (ja) | 1988-06-01 | 1988-06-01 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135884A JP2512993B2 (ja) | 1988-06-01 | 1988-06-01 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304515A true JPH01304515A (ja) | 1989-12-08 |
| JP2512993B2 JP2512993B2 (ja) | 1996-07-03 |
Family
ID=15162037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135884A Expired - Fee Related JP2512993B2 (ja) | 1988-06-01 | 1988-06-01 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512993B2 (ja) |
-
1988
- 1988-06-01 JP JP63135884A patent/JP2512993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512993B2 (ja) | 1996-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |