JPH01304564A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップマイクロコンピュータに関し、
特に外部機能端子を有するシリアルインタフェースヲ内
蔵するシングルチップマイクロコンピュータに関する。

〔従来の技術〕

近年、シングルチップマイクロコンピュータには多種多
数の周辺ハードウェアが内蔵されるようになり、外部端
子の数が増加したり、内部で処理する各周辺ハードウェ
アの割込み信号も非常に多くなってきている。

従来、外部機能端子及び割込み要求フラグを有したシリ
アルインタフェースを内蔵するシングルチップマイクロ
コンピュータにおいては、前記シリアルインタフェース
を停止させている場合、その機能端子及びシリアルイン
タフェースの割込み要求フラグは全く機能せず、無用な
ものとなっている。

例えば第３図のようにＵＡＲＴ　（Ｕｎｉｖｅｒｓａｌ
Ａｓｙｃｈｒｏｎｏｕｓ　ｒｅｃｅｉｖｅｒ　Ｔｒａｎ
ｓｍｉｔｔｅｒ：調歩同期式シリアルインタフェース）
３を内蔵するシングルチップマイクロコンピュータ１に
おいては、送信端子７、受信端子８、送信部４の送信完
了時にセットする割込み要求フラグ２０、及び受信部５
の受信完了時にセットする割込み要求フラグ２１を有し
ている。

ところが従来は、このＵＡＲＴの機能を停止させている
場合は、送信端子７、受信端子８は、せいぜいポートと
しての機能しかもたせていなかった。

さらに割込み要求フラグ２０．２１はＵＡＲＴの機能を
停止させている時は全く使用せず、無用なものとなって
しまっていた。

〔発明が解決しようとする課題〕

上述した従来のシングルチップマイクロコンピュータに
おいては、シリアルインタフェースを停止させている場
合、送信端子、受信端子などの機能端子及び前記シリア
ルインタフェースの割込み要求フラグは、全く使用する
ことがなく無用なものであった。

このように、多種多数の周辺機能を内蔵するシングルチ
ップマイクロコンピュータ内に、使用しない端子及び使
用しない割込み要求フラグが存在することは、不要な回
路部分を有することにもなり、非常に経済性が悪いとい
う欠点がある。例えば各周辺ハードウェアに対応した割
込み要求フラグが所定のビット長のレジスタとなってい
る場合などは、そのレジスタ数が増加してしまうことに
もなる。

〔課題を解決するための手段〕

本発明のシングルチップマイクロコンピュータは機能端
子を有するシリアルインタフェース及び前記シリアルイ
ンタフェースの割込み要求フラグを内蔵する場合におい
て、 前記シリアルインタフェースの動作、停止を制御する制
御レジスタを有し、 前記シリアルインタフェースを動作させている時は、前
記割込み要求フラグを前記シリアルインタフェースの割
込み信号によってセットし、前記シリアルインタフェー
スを使用していない時は、前記機能端子への入力レベル
の変化によって前記割込み要求フラグをセットする切り
換え手段を内蔵していることを特徴とする。

〔実施例〕

次に第１図を用いて本発明の実施例について述べる。本
発明の実施例においては、ＵＡＲＴの送受信端子と外部
割込み入力端子とを１本の端子で共用する場合の例につ
いて述べる。

第１図は本発明の実施例におけるシングルチップマイク
ロコンピュータのブロック図である。

シングルチップマイクロコンピュータ１はエツジ検圧回
路２、ＵＡＲＴ３、割込み信号セレクタ１０及び割込み
要求フラグ２０．２１を内蔵する。

ＵＡＲＴ３は非同期式シリアル・インクフェイス機能を
有するブロックで、送信部４、受信部５、及びＵＡＲＴ
３全体を制御するモードレジスタ６を有している。

送信部４は、送信端子７よりデータを送信し終えると、
送信完了割込み信号１３を出力する。

受信部５は、受信端子８より所定のデータを受信し終え
ると、受信完了割込み信号１４を出力する。

送信端子７、受信端子８は外部割込み信号入力の端子と
しての機能も兼ね備えており、前記２本の端子に入力す
る信号をそのまま外部割込み入力信号１１．１２として
割込み信号セレクタ１０に出力する。

割込み信号セレクタ１０は、モードレジスタ６の値によ
って外部割込み入力信号１１．１２と、送信完了割込み
信号１３、受信完了割込み信号１４を切り換えて選択し
、エツジ検出回路２を介して割込み要求フラグ２０．２
１をセ、ツトする回路である。

モードレジスタ６により送信許可に指定すると、割込み
信号セレクタ１０は、送信完了割込み信号１３によって
、割込み要求フラグ２０をセットする。またモードレジ
スタ６により送信禁止に指定すると割込み信号セレクタ
１０は、外部割込み入力信号１２によって割込み要求フ
ラグ２０をセツトする。

上記の動作は割込み要求フラグ２１に関しても同様で、
モードレジスタ６により受信許可に指定すると受信完了
割込み信号１４により、また受信禁止に指定すると外部
割込み入力信号１２により、割込み要求フラグ２１をセ
ットする。

エツジ検出回路２は送信完了割込み信号１３、受信完了
割込み信号１４、及び外部割込み入力信号１１．１２の
所定のエツジを検出して割込み要求フラグ２０．２１を
セットする回路である。

このように本発明のシングルチップマイクロコンピュー
タでは、割込み信号セレクタ１０を設けることにより、
ＵＡＲＴ３を動作させている時には送信端子７、受信端
子８をＵＡＲＴの機能端子として、ＵＡＲＴ３を停止さ
せている時は前記２本の端子を外部割込み入力端子とし
て使用できるようになる。

さらに割込み要求フラグ２０，２１はＵＡＲＴ３を動作
させている時はＵＡＲＴ専用のものに、ＵＡＲＴ３を停
止させている時には外部割込み入力信号用のものにと切
り換えて使用することができ、１つの割込み要求フラグ
で外部割込みとシリアルインタフェースの割込み要求フ
ラグが共用できる。

次に本発明の手段を内蔵したシグルチップマイクロコン
ピュータにおいて、スタンバイ解除ト受信動作を１本の
外部端子を行なう例について第１図、第２図を用いて説
明する。

第２図は本発明第１図のシグルチップマイクロコンピュ
ータにより、スタンバイ解除と受信動作を連続して行な
う時のシーケンス図である。

ま−１初に、シングルチップマイクロコンピュータ１で
はＵＡＲＴ３を停止させておき、受信端子８を外部割込
みの機能端子として動作させておいて、スタンバイ状態
になっているものとする。そして受信端子８には外部よ
りハイレベルの信号を入力しておく。またシングルチッ
プマイクロコンピュータ１においては、外部割込み端子
への有効エツジ入力によりスタンバイモードを解除でき
るものとする。

前記のように状態で、シングルチップマイクロコンピュ
ータ１がスタンバイ状態になっている場合、まず、受信
端子８より、負極性パルス（第２図■参照）を入力する
。するとシングルチップマイクロコンピュータ１は外部
割込み入力端子へと有効エツジ入力を検知し、スタンバ
イ状態を解除してスタンバイ解除（外部割込み入力）の
割込み処理ルーチンを実行する。そこで前記割込み処理
ルーチン内でＵＡＲＴ３を受信許可にすれば、受信端子
８はＵＡＲＴ３の受信端子として機能し、以後ＵＡＲＴ
３は受信端子８に入力される受信テークを受信できる。

このように本発明の手段を用いると、従来はスタンバイ
解除と受信動作を別個の端子で行なっていたものを、１
本の端子で行なえるようになる。

以上本発明のシングルチップマイクロコンピュータにお
いて、スタンバイ解除と受信動作を連続して１本の外部
端子で行なう例について述べたが、送信端子においても
、送信端子なハイインピーダンス状態（入力状態）に設
定できる様にしておけば、同様の動作が可能であること
は言うまでもない。

〔発明の効果〕

以上説明したように本発明のシングルチップマイクロコ
ンピュータは、シリアルインタフェースを使用しない場
合でも、シリアルインタフェースの機能端子を外部割込
み入力端子として使用するものである。そして割込み信
号セレクタを設けることによって、シリアルインタフェ
ースの機能を停止している時でも、前記シリアルインタ
フェースに対応した割込み要求フラグを外部割込みの割
込み要求フラグとして使用するものである。

よって、前記機能端子及び割込み要求フラグはシリアル
インタフェースを停止させている時でも、別の機能とし
て使用するため、シングルチップマイクロコンピュータ
が有する端子及び割込み要求フラグを有効に活用できる
という効果がある。

また一般に割込み処理回路においては、１つの割込み要
求フラグに付随する制御レジスタ・制御回路のチップ上
の占有面積は比較的大きなものとなっている。ところが
本発明によれば、同時に使用しない２種類の割込み要求
信号を１つの割込み要求信号として処理するため、制御
レジスタ・制御回路部分の大きさを縮小することができ
るという効果もある。

【図面の簡単な説明】

第１図は本発明のシングルチップマイクロコンピュータ
のブロック図、 第２図は本発明のシングルチップマイクロコンピュータ
においてスタンバイ解除と受信動作を連続で行なう時の
シーケンス図、 第３図は従来のシングルチップマイクロコンピュータの
ブロック図である。 １・・・・・・シングルチップマイクロコンピュータ、
２・・・・・・エツジ検出回路、３・・・・・・ＵＡＲ
Ｔ、４・・・・・・送信部、５・・・・・・受信部、６
・・・・・・モードレジスタ、７・・・・・・送信端子
、８・・・・・・受信端子、１０・・・・・・割込み信
号セレクタ、１１．１２・・・・・・外部割込み入力信
号、１３・・・・・・送信完了割込み信号、１４・・・
・・・受信完了割込み信号、２０．２１・・・・・・割
込み要求フラグ。 代理人　弁理士　　内　原　　　音 第３目

Claims (1)

1. 【特許請求の範囲】 機能端子を有するシリアルインタフェース及び前記シリ
   アルインタフェースの割込み要求フラグを内蔵するシン
   グルチップマイクロコンピュータにおいて、 前記シリアルインタフェースの動作、停止を制御する制
   御レジスタを有し、前記シリアルインタフェースを動作
   させている時は、前記割込み要求フラグを前記シリアル
   インタフェースの割込み信号によってセットし、 前記シリアルインタフェースを停止させている時は、前
   記機能端子への入力レベルの変化によって前記割込み要
   求フラグをセットする切り換え手段を内蔵していること
   を特徴とするシングルチップマイクロコンピュータ。