JPH05160413A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH05160413A JPH05160413A JP32463791A JP32463791A JPH05160413A JP H05160413 A JPH05160413 A JP H05160413A JP 32463791 A JP32463791 A JP 32463791A JP 32463791 A JP32463791 A JP 32463791A JP H05160413 A JPH05160413 A JP H05160413A
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- JP
- Japan
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- gate
- insulating film
- memory device
- conductivity type
- semiconductor memory
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Abstract
(57)【要約】
【構成】ゲート絶縁膜上に形成されたフローティングゲ
ート及び選択ゲートと、フローティングゲート上に絶縁
膜を介して形成されたコントロールゲートとを備え、更
に、半導体基板中に形成されたドレインと、２重拡散に
より形成されたソースと、を備えている不揮発性半導体
記憶装置。 【効果】チャネル長が２重拡散の拡散長差によって制御
されるため、特性変動の少ない不揮発性半導体記憶装置
が得られる。
ート及び選択ゲートと、フローティングゲート上に絶縁
膜を介して形成されたコントロールゲートとを備え、更
に、半導体基板中に形成されたドレインと、２重拡散に
より形成されたソースと、を備えている不揮発性半導体
記憶装置。 【効果】チャネル長が２重拡散の拡散長差によって制御
されるため、特性変動の少ない不揮発性半導体記憶装置
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、選択ゲートを有するスプリットゲート
型不揮発性半導体記憶装置のメモリセルの構造に関す
る。
置に関し、特に、選択ゲートを有するスプリットゲート
型不揮発性半導体記憶装置のメモリセルの構造に関す
る。
【０００２】
【従来の技術】図３は、従来の不揮発性半導体記憶装置
の一例を示している。この不揮発性半導体記憶装置は、
ｐ型シリコン基板３０１と、ｐ型シリコン基板３０１中
に形成されたドレイン（ｎ+型不純物拡散領域）３１１
と、ｐ型シリコン基板３０１中に形成されたソース（ｎ
+型不純物拡散領域）３０９と、ｐ型シリコン基板３０
１上に形成されたゲート絶縁膜３０２と、このゲート絶
縁膜３０２上に形成されたフローティングゲート３０３
及びそのフローティングゲート３０３に隣接する選択ゲ
ート３０７と、フローティングゲート３０３上に絶縁膜
３０４を介して形成されたコントロールゲート３０５
と、これらのゲート３０３、３０５及び３０７を覆う酸
化膜３０８と、を備えたスプリットゲート型不揮発性半
導体記憶装置である。
の一例を示している。この不揮発性半導体記憶装置は、
ｐ型シリコン基板３０１と、ｐ型シリコン基板３０１中
に形成されたドレイン（ｎ+型不純物拡散領域）３１１
と、ｐ型シリコン基板３０１中に形成されたソース（ｎ
+型不純物拡散領域）３０９と、ｐ型シリコン基板３０
１上に形成されたゲート絶縁膜３０２と、このゲート絶
縁膜３０２上に形成されたフローティングゲート３０３
及びそのフローティングゲート３０３に隣接する選択ゲ
ート３０７と、フローティングゲート３０３上に絶縁膜
３０４を介して形成されたコントロールゲート３０５
と、これらのゲート３０３、３０５及び３０７を覆う酸
化膜３０８と、を備えたスプリットゲート型不揮発性半
導体記憶装置である。
【０００３】この不揮発性半導体記憶装置は、低電圧動
作に適し、書込み時の消費電流が少ないという利点を有
している。
作に適し、書込み時の消費電流が少ないという利点を有
している。
【０００４】
【発明が解決しようとする課題】図３に示される不揮発
性半導体記憶装置は、以下に説明するように、製造工程
により特性が変動しやすいという欠点を有している。
性半導体記憶装置は、以下に説明するように、製造工程
により特性が変動しやすいという欠点を有している。
【０００５】従来のスプリットゲート型の不揮発性半導
体記憶装置のチャネルは、図３に示されるように、長さ
Ｌ１を有する第１の部分と長さＬ２を有する第２の部分
とを有している。第１の部分の長さＬ１は、チャネル上
方の選択ゲート３０７を形成する工程に於けるエッチン
グ精度及びマスクアライメント精度に強く依存する。こ
のため、長さＬ１は、製造工程によって変動しやすく、
その制御が困難である。長さＬ１が所定の設計値から変
動すると、結果的にチャネル長が変動し、不揮発性半導
体記憶装置の特性がそれに応じて大きく変動してしま
う。このため、従来の不揮発性半導体記憶装置は、製造
工程により特性が変動しやすく、製造歩留りが低いとい
う問題を有している。
体記憶装置のチャネルは、図３に示されるように、長さ
Ｌ１を有する第１の部分と長さＬ２を有する第２の部分
とを有している。第１の部分の長さＬ１は、チャネル上
方の選択ゲート３０７を形成する工程に於けるエッチン
グ精度及びマスクアライメント精度に強く依存する。こ
のため、長さＬ１は、製造工程によって変動しやすく、
その制御が困難である。長さＬ１が所定の設計値から変
動すると、結果的にチャネル長が変動し、不揮発性半導
体記憶装置の特性がそれに応じて大きく変動してしま
う。このため、従来の不揮発性半導体記憶装置は、製造
工程により特性が変動しやすく、製造歩留りが低いとい
う問題を有している。
【０００６】本発明は、エッチング精度及びマスクアラ
イメント精度に影響を受けず、製造工程によるチャネル
長の変動が抑制された不揮発性半導体記憶装置を提供す
ることを目的とする。
イメント精度に影響を受けず、製造工程によるチャネル
長の変動が抑制された不揮発性半導体記憶装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、第１導電型半
導体基板と、該第１導電型半導体基板上に形成されたゲ
ート絶縁膜と、該ゲート絶縁膜上に形成されたフローテ
ィングゲートと、該フローティングゲート上に絶縁膜を
介して形成されたコントロールゲートと、該ゲート絶縁
膜上に形成された選択ゲートと、を備えている不揮発性
半導体記憶装置であって、更に、該第１導電型半導体基
板中に形成された第２導電型ドレインと、該第１導電型
半導体基板中に形成された第２導電型ソースと、該第１
導電型半導体基板中に２重拡散により形成され、該第２
導電型ソースに接する第１導電型不純物拡散領域と、を
備え、そのことにより上記目的が達成される。
導体基板と、該第１導電型半導体基板上に形成されたゲ
ート絶縁膜と、該ゲート絶縁膜上に形成されたフローテ
ィングゲートと、該フローティングゲート上に絶縁膜を
介して形成されたコントロールゲートと、該ゲート絶縁
膜上に形成された選択ゲートと、を備えている不揮発性
半導体記憶装置であって、更に、該第１導電型半導体基
板中に形成された第２導電型ドレインと、該第１導電型
半導体基板中に形成された第２導電型ソースと、該第１
導電型半導体基板中に２重拡散により形成され、該第２
導電型ソースに接する第１導電型不純物拡散領域と、を
備え、そのことにより上記目的が達成される。
【０００８】本発明の不揮発性半導体記憶装置は、更
に、前記第１導電型半導体基板中に２重拡散により形成
され、前記第２導電型ドレインに接する第１導電型不純
物拡散領域を備えていてもよい。
に、前記第１導電型半導体基板中に２重拡散により形成
され、前記第２導電型ドレインに接する第１導電型不純
物拡散領域を備えていてもよい。
【０００９】
【実施例】以下に、本発明を実施例について説明する。
【００１０】図１は、本発明の実施例に於けるメモリセ
ルトランジスタの断面構造を模式的に示している。本実
施例は、単結晶のｐ型シリコン基板１と、ｐ型シリコン
基板１中に形成されたドレイン（ｎ+型不純物拡散領
域）１１と、シリコン基板１中に形成されたソース（ｎ
+型不純物拡散領域）９及びソース９に接する２重拡散
Ｐ+型不純物拡散領域１０と、ｐ型シリコン基板１上に
形成されたゲート絶縁膜２と、このゲート絶縁膜２上に
形成されたフローティングゲート３と、フローティング
ゲート３上に絶縁膜４を介して形成されたコントロール
ゲート５と、他の絶縁膜６を介してこれらのフローティ
ングゲート３及びコントロールゲート５を覆いゲート絶
縁膜２に一部接触する選択ゲート７と、これらのゲート
３、５及び７を覆う酸化膜８と、を備えている。なお、
メモリセルトランジスタを他の周辺回路に接続するため
の配線等は、簡単化のために図１には記載されていな
い。
ルトランジスタの断面構造を模式的に示している。本実
施例は、単結晶のｐ型シリコン基板１と、ｐ型シリコン
基板１中に形成されたドレイン（ｎ+型不純物拡散領
域）１１と、シリコン基板１中に形成されたソース（ｎ
+型不純物拡散領域）９及びソース９に接する２重拡散
Ｐ+型不純物拡散領域１０と、ｐ型シリコン基板１上に
形成されたゲート絶縁膜２と、このゲート絶縁膜２上に
形成されたフローティングゲート３と、フローティング
ゲート３上に絶縁膜４を介して形成されたコントロール
ゲート５と、他の絶縁膜６を介してこれらのフローティ
ングゲート３及びコントロールゲート５を覆いゲート絶
縁膜２に一部接触する選択ゲート７と、これらのゲート
３、５及び７を覆う酸化膜８と、を備えている。なお、
メモリセルトランジスタを他の周辺回路に接続するため
の配線等は、簡単化のために図１には記載されていな
い。
【００１１】次に、本実施例に於けるメモリセルトラン
ジスタの動作を説明する。まず、書込み動作を説明す
る。ドレイン１１、コントロールゲート５及び選択ゲー
ト７に、各々、５ボルト（Ｖ）、１２Ｖ及び１．５Ｖの
電圧を印加すると、チャネルからホットエレクトロンが
フローティングゲート３に注入される。このとき、メモ
リセルトランジスタは、ＯＦＦ状態を記憶する。
ジスタの動作を説明する。まず、書込み動作を説明す
る。ドレイン１１、コントロールゲート５及び選択ゲー
ト７に、各々、５ボルト（Ｖ）、１２Ｖ及び１．５Ｖの
電圧を印加すると、チャネルからホットエレクトロンが
フローティングゲート３に注入される。このとき、メモ
リセルトランジスタは、ＯＦＦ状態を記憶する。
【００１２】次に、消去動作を説明する。ドレイン１
１、コントロールゲート５及び選択ゲート７に、各々、
１２Ｖ、０Ｖ及び０Ｖの電圧を印加すると、フローティ
ングゲート３からドレイン１１へ、トンネリングにより
エレクトロンが移動する。こうして、メモリセルトラン
ジスタの記憶が消去される。
１、コントロールゲート５及び選択ゲート７に、各々、
１２Ｖ、０Ｖ及び０Ｖの電圧を印加すると、フローティ
ングゲート３からドレイン１１へ、トンネリングにより
エレクトロンが移動する。こうして、メモリセルトラン
ジスタの記憶が消去される。
【００１３】最後に、読みだし動作を説明する。ドレイ
ン１１及び選択ゲート７に、各々、１Ｖ及び５Ｖの電圧
を印加する。このとき、メモリセルトランジスタがＯＦ
Ｆ状態を記憶している場合、メモリセルトランジスタに
はドレイン電流が流れない。一方、メモリセルトランジ
スタがＯＮ状態を記憶している場合、ドレイン電流が流
れる。こうして、メモリセルトランジスタのドレイン電
流の大小により、メモリセルトランジスタの記憶してい
る”１”、又は”０”の状態が識別される（読みだされ
る）。
ン１１及び選択ゲート７に、各々、１Ｖ及び５Ｖの電圧
を印加する。このとき、メモリセルトランジスタがＯＦ
Ｆ状態を記憶している場合、メモリセルトランジスタに
はドレイン電流が流れない。一方、メモリセルトランジ
スタがＯＮ状態を記憶している場合、ドレイン電流が流
れる。こうして、メモリセルトランジスタのドレイン電
流の大小により、メモリセルトランジスタの記憶してい
る”１”、又は”０”の状態が識別される（読みだされ
る）。
【００１４】次に、図４から図９を参照しながら、図１
に示された不揮発性半導体記憶装置の製造方法を説明す
る。
に示された不揮発性半導体記憶装置の製造方法を説明す
る。
【００１５】まず、ｐ型シリコン基板１上にゲート酸化
膜（膜厚：１０〜１５ｎｍ）２を形成した後、通常の方
法により、第１多結晶シリコン膜（膜厚：１００〜１５
０ｎｍ）、層間絶縁膜（膜厚：２０〜３０ｎｍ）及び第
２多結晶シリコン膜（膜厚：２００〜３００ｎｍ）を、
この順番で、ゲート絶縁膜２上に形成した。その後、フ
ォトリソグラフィ及びエッチング工程で第１多結晶シリ
コン膜、層間絶縁膜及び第２多結晶シリコン膜をパター
ニングすることにより、図４に示されるように、フロー
ティングゲート３、その上の絶縁膜４及びその絶縁膜４
上のコントロールゲート５を形成した。
膜（膜厚：１０〜１５ｎｍ）２を形成した後、通常の方
法により、第１多結晶シリコン膜（膜厚：１００〜１５
０ｎｍ）、層間絶縁膜（膜厚：２０〜３０ｎｍ）及び第
２多結晶シリコン膜（膜厚：２００〜３００ｎｍ）を、
この順番で、ゲート絶縁膜２上に形成した。その後、フ
ォトリソグラフィ及びエッチング工程で第１多結晶シリ
コン膜、層間絶縁膜及び第２多結晶シリコン膜をパター
ニングすることにより、図４に示されるように、フロー
ティングゲート３、その上の絶縁膜４及びその絶縁膜４
上のコントロールゲート５を形成した。
【００１６】次に、フローティングゲート３及びコント
ロールゲート５の表面を酸化することにより、図５に示
されるように、他の絶縁膜（膜厚：１００〜２００ｎ
ｍ）６を形成した。この後、他の絶縁膜６上及びゲート
絶縁膜２上に、第３多結晶シリコン膜（膜厚：２００〜
３００ｎｍ）４７を堆積した（図５）。
ロールゲート５の表面を酸化することにより、図５に示
されるように、他の絶縁膜（膜厚：１００〜２００ｎ
ｍ）６を形成した。この後、他の絶縁膜６上及びゲート
絶縁膜２上に、第３多結晶シリコン膜（膜厚：２００〜
３００ｎｍ）４７を堆積した（図５）。
【００１７】次に、フォトリソグラフィ及びエッチング
工程で第３多結晶シリコン膜４７をパターニングするこ
とにより、選択ゲート７を形成した（図６）。
工程で第３多結晶シリコン膜４７をパターニングするこ
とにより、選択ゲート７を形成した（図６）。
【００１８】図７に示されるように、ドレイン１１とな
る領域を覆うレジスト層４８をシリコン基板１上に形成
した後、このレジスト層４８と選択ゲート７とを注入マ
スクとして用いたイオン注入工程で、シリコン基板１の
表面のうちこれらの注入マスクに覆われていない領域に
ｐ型不純物をドープした。本工程では、ｐ型不純物とし
て、ボロン（Ｂ）を用いた。イオン注入の加速エネルギ
は、１００〜１５０ｋｅＶ、ドーズは、１×１０13〜１
×１０14ｃｍ-2とした。
る領域を覆うレジスト層４８をシリコン基板１上に形成
した後、このレジスト層４８と選択ゲート７とを注入マ
スクとして用いたイオン注入工程で、シリコン基板１の
表面のうちこれらの注入マスクに覆われていない領域に
ｐ型不純物をドープした。本工程では、ｐ型不純物とし
て、ボロン（Ｂ）を用いた。イオン注入の加速エネルギ
は、１００〜１５０ｋｅＶ、ドーズは、１×１０13〜１
×１０14ｃｍ-2とした。
【００１９】レジスト層４８を除去し、シリコン基板１
のドレイン１１となる領域及びソース９となる領域を露
出させた後、図８に示されるように、選択ゲート７を注
入マスクとして用いたイオン注入工程で、シリコン基板
１の表面の露出した領域にｎ型不純物をドープした。こ
うして、ソース９及びドレイン１１を構成する不純物
が、ゲート３、５及び７に対して自己整合的にシリコン
基板１にドープされた。本イオン注入工程では、ｎ型不
純物として、ヒ素（Ａｓ）を用いた。イオン注入の加速
エネルギは、４０〜５０ｋｅＶ、ドーズは、１×１０15
〜１×１０16ｃｍ-2とした。
のドレイン１１となる領域及びソース９となる領域を露
出させた後、図８に示されるように、選択ゲート７を注
入マスクとして用いたイオン注入工程で、シリコン基板
１の表面の露出した領域にｎ型不純物をドープした。こ
うして、ソース９及びドレイン１１を構成する不純物
が、ゲート３、５及び７に対して自己整合的にシリコン
基板１にドープされた。本イオン注入工程では、ｎ型不
純物として、ヒ素（Ａｓ）を用いた。イオン注入の加速
エネルギは、４０〜５０ｋｅＶ、ドーズは、１×１０15
〜１×１０16ｃｍ-2とした。
【００２０】次に、アニール工程（９００〜９５０℃、
３０〜６０分間、窒素雰囲気）で、シリコン基板１にド
ープしたｐ型不純物及びｎ型不純物の拡散及び活性化を
行った。このアニール工程により、ソース９が形成され
る側では、ｐ型不純物及びｎ型不純物が共に拡散した
（２重拡散）。一般に、不純物の種類が異なれば、シリ
コン基板１中の拡散距離が異なるため、アニール工程後
のｎ型不純物拡散領域とｐ型不純物拡散領域との間で、
各々の位置がずれる。本実施例で用いたｎ型不純物（ヒ
素）は、ｐ型不純物（ボロン）よりも拡散しにくいの
で、アニール後、図９に示されるように、２重拡散Ｐ+
型不純物拡散領域１０がソース（ｎ型不純物拡散領域）
９よりも、２００〜３００ｎｍ程度広がった構造が得ら
れた。
３０〜６０分間、窒素雰囲気）で、シリコン基板１にド
ープしたｐ型不純物及びｎ型不純物の拡散及び活性化を
行った。このアニール工程により、ソース９が形成され
る側では、ｐ型不純物及びｎ型不純物が共に拡散した
（２重拡散）。一般に、不純物の種類が異なれば、シリ
コン基板１中の拡散距離が異なるため、アニール工程後
のｎ型不純物拡散領域とｐ型不純物拡散領域との間で、
各々の位置がずれる。本実施例で用いたｎ型不純物（ヒ
素）は、ｐ型不純物（ボロン）よりも拡散しにくいの
で、アニール後、図９に示されるように、２重拡散Ｐ+
型不純物拡散領域１０がソース（ｎ型不純物拡散領域）
９よりも、２００〜３００ｎｍ程度広がった構造が得ら
れた。
【００２１】２重拡散で形成されたソースを有する不揮
発性半導体記憶装置は、メモリセルトランジスタのチャ
ネルのうち長さＬ１を有する第１の部分の長さが高精度
で制御されており、製造工程によるメモリセルトランジ
スタの特性変動が充分に抑制された。
発性半導体記憶装置は、メモリセルトランジスタのチャ
ネルのうち長さＬ１を有する第１の部分の長さが高精度
で制御されており、製造工程によるメモリセルトランジ
スタの特性変動が充分に抑制された。
【００２２】図２は、本発明の第２の実施例を示してい
る。第２の実施例と第１の実施例との主要な相違点は、
２重拡散Ｐ+型不純物拡散領域１０がソース９の側のみ
ならず、ドレイン１１の側にも形成されていることであ
る。
る。第２の実施例と第１の実施例との主要な相違点は、
２重拡散Ｐ+型不純物拡散領域１０がソース９の側のみ
ならず、ドレイン１１の側にも形成されていることであ
る。
【００２３】なお、本実施例の各部のシリコン基板及び
不純物拡散層の導電型の反対の導電型の不揮発性半導体
記憶装置であっても、本実施例と同様の効果が生じる。
ただし、そのような不揮発性半導体記憶装置に於いて
は、ｐ型不純物の拡散距離よりもｎ型不純物の拡散距離
が大きくなる不純物を用いて２重拡散を行う必要があ
る。
不純物拡散層の導電型の反対の導電型の不揮発性半導体
記憶装置であっても、本実施例と同様の効果が生じる。
ただし、そのような不揮発性半導体記憶装置に於いて
は、ｐ型不純物の拡散距離よりもｎ型不純物の拡散距離
が大きくなる不純物を用いて２重拡散を行う必要があ
る。
【００２４】
【発明の効果】本発明によれば、不揮発性半導体記憶装
置のチャネル長がソース及びドレインを形成する工程で
の２重拡散の拡散長差によって実効的に決定されるた
め、特性変動の少ない不揮発性半導体記憶装置が得られ
る。
置のチャネル長がソース及びドレインを形成する工程で
の２重拡散の拡散長差によって実効的に決定されるた
め、特性変動の少ない不揮発性半導体記憶装置が得られ
る。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術を示す断面図である。
【図４】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
【図５】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
【図６】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
【図７】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
【図８】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
【図９】本発明の第１の実施例を製造する方法を示す工
程断面図である。
程断面図である。
１ ｐ型シリコン基板１ ２ ゲート絶縁膜 ３ フローティングゲート ４ 絶縁膜 ５ コントロールゲート ６ 他の絶縁膜 ７ 選択ゲート ８ 酸化膜８ ９ ソース（ｎ+型不純物拡散領域） １０ ２重拡散Ｐ+型不純物拡散領域 １１ ドレイン（ｎ+型不純物拡散領域）
Claims (1)
- 【請求項１】第１導電型半導体基板と、該第１導電型半
導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁
膜上に形成されたフローティングゲートと、該フローテ
ィングゲート上に絶縁膜を介して形成されたコントロー
ルゲートと、該ゲート絶縁膜上に形成された選択ゲート
と、を備えている不揮発性半導体記憶装置であって、 更に、該第１導電型半導体基板中に形成された第２導電
型ドレインと、該第１導電型半導体基板中に形成された
第２導電型ソースと、該第１導電型半導体基板中に２重
拡散により形成され、該第２導電型ソースに接する第１
導電型不純物拡散領域と、を備えた不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463791A JPH05160413A (ja) | 1991-12-09 | 1991-12-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463791A JPH05160413A (ja) | 1991-12-09 | 1991-12-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160413A true JPH05160413A (ja) | 1993-06-25 |
Family
ID=18168055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32463791A Pending JPH05160413A (ja) | 1991-12-09 | 1991-12-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101111917B1 (ko) * | 2006-10-25 | 2012-06-27 | 주식회사 하이닉스반도체 | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
-
1991
- 1991-12-09 JP JP32463791A patent/JPH05160413A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101111917B1 (ko) * | 2006-10-25 | 2012-06-27 | 주식회사 하이닉스반도체 | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980528 |