JPH01305538A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01305538A JPH01305538A JP63136418A JP13641888A JPH01305538A JP H01305538 A JPH01305538 A JP H01305538A JP 63136418 A JP63136418 A JP 63136418A JP 13641888 A JP13641888 A JP 13641888A JP H01305538 A JPH01305538 A JP H01305538A
- Authority
- JP
- Japan
- Prior art keywords
- electric field
- semiconductor device
- circuit element
- conductive layer
- electrostatic shielding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界による誤動作を防止する構造の半導体装置
に関するものである。
に関するものである。
従来の技術
Ｔ、Ｖに内蔵されている半導体装置に代表されるように
、半導体装置を使用する環境の一つに電界がある。特に
強電界内での半導体装置は通常の微弱な電界内での動作
と異なった、所謂、誤動作が発生する場合がある。これ
は、半導体基板上に構成された回路素子内に異常な電荷
の蓄積あるいは電荷の放出があるためと考えられる。
、半導体装置を使用する環境の一つに電界がある。特に
強電界内での半導体装置は通常の微弱な電界内での動作
と異なった、所謂、誤動作が発生する場合がある。これ
は、半導体基板上に構成された回路素子内に異常な電荷
の蓄積あるいは電荷の放出があるためと考えられる。
このような電界による誤動作を防止する方策としては、
半導体装置を覆うように静電遮蔽用の箱を設置する、半
導体装置のリードフレームを用いて静電遮蔽効果を持た
ぜるなどが提案されている。
半導体装置を覆うように静電遮蔽用の箱を設置する、半
導体装置のリードフレームを用いて静電遮蔽効果を持た
ぜるなどが提案されている。
しかし、たとえば、静電遮蔽用の箱を準備する場合、コ
ストがかかる欠点があり、また、リードフレームを利用
する場合、電界方向により半導体装置を設置する方向に
制限が起こるため、半導体装置を装着するプリン１〜基
板にも制限が求められる欠点があった。
ストがかかる欠点があり、また、リードフレームを利用
する場合、電界方向により半導体装置を設置する方向に
制限が起こるため、半導体装置を装着するプリン１〜基
板にも制限が求められる欠点があった。
以下に従来の半導体装置の一例として、ＭＱＳ構造の半
導体装置の一例について説明する。
導体装置の一例について説明する。
第３図は従来の半導体装置の断面図であり、１はＰ型シ
リコン基板、２はＰ型シリコン基板の表面に選択的に形
成されたＮ型拡散層、３はゲート酸化膜、４は局間絶縁
膜、５はポリシリコン層、６はアルミニウム層、７は保
護膜である。
リコン基板、２はＰ型シリコン基板の表面に選択的に形
成されたＮ型拡散層、３はゲート酸化膜、４は局間絶縁
膜、５はポリシリコン層、６はアルミニウム層、７は保
護膜である。
以上のように構成された半導体装置は回路素子を形成す
るものてあり、電界環境条件の影響を防止する機能は構
造上官してはいない。
るものてあり、電界環境条件の影響を防止する機能は構
造上官してはいない。
発明が解決しようとする課題
上記の構成において、半導体装置が電界の影響を受けた
とき、半導体基板上の回路素子内に異常な電荷の蓄積あ
るいは電荷の放出なとの異常を起こす場合がある。
とき、半導体基板上の回路素子内に異常な電荷の蓄積あ
るいは電荷の放出なとの異常を起こす場合がある。
この異常はトランジスタの特性に著しく影響を与えるも
のであり、半導体装置の誤動作を引き起こすものである
。
のであり、半導体装置の誤動作を引き起こすものである
。
本発明は上記従来の問題点を解決するもので、電界中の
半導体装置の誤動作を防止することを目的としている。
半導体装置の誤動作を防止することを目的としている。
課題を解決するだめの手段
この目的を達成するために本発明の半導体装置は、静電
遮蔽を目的に、半導体基板上の回路素子の表面に定電位
に固定された導電層を有している。
遮蔽を目的に、半導体基板上の回路素子の表面に定電位
に固定された導電層を有している。
作用
この構成により半導体装置は電界の影響を受けずに正常
動作を確保できる。
動作を確保できる。
実施例
以下に本発明の一実施例について図面を参照しながら説
明する。この一実施例ては従来例と同様にＭＯ３構造に
より説明する。
明する。この一実施例ては従来例と同様にＭＯ３構造に
より説明する。
第１図は本発明の一実施例の半導体装置の断面図である
。第１図において、１はＰ型シリコン基板、２はＰ型シ
リコン基板の表面に選択的に形成されたＮ型拡散層、３
はゲート酸化膜、４は層間絶縁膜、５はポリシリコン層
、６はアルミニウム層、７は保護膜、８は静電遮蔽用の
アルミニウム層である。
。第１図において、１はＰ型シリコン基板、２はＰ型シ
リコン基板の表面に選択的に形成されたＮ型拡散層、３
はゲート酸化膜、４は層間絶縁膜、５はポリシリコン層
、６はアルミニウム層、７は保護膜、８は静電遮蔽用の
アルミニウム層である。
第２図は本発明の一実施例の半導体装置の平面図である
。第２図において、９はチップ、１０は電源ＧＮＤ端子
、１１は電源ＶＤＤ端子、１２は電源ＧＮＤ端子と、電
源ＶＤＤ端子以外の端子である。なお、静電遮蔽のため
、アルミニウム層８は電源ＧＮＤ端子１０に接続された
定電位に固定されている。
。第２図において、９はチップ、１０は電源ＧＮＤ端子
、１１は電源ＶＤＤ端子、１２は電源ＧＮＤ端子と、電
源ＶＤＤ端子以外の端子である。なお、静電遮蔽のため
、アルミニウム層８は電源ＧＮＤ端子１０に接続された
定電位に固定されている。
本実施例の半導体装置は、従来の半導体装置の一例と比
較すると、静電遮蔽用のアルミニウム層８を余分に有し
ている。
較すると、静電遮蔽用のアルミニウム層８を余分に有し
ている。
次に本実施例の半導体装置についてその動作を説明する
。本実施例において定電位に固定された導電層とはアル
ミニウム層８を指す。
。本実施例において定電位に固定された導電層とはアル
ミニウム層８を指す。
電界中に本実施例の半導体装置が存在した場合の半導体
装置への影響を考える。半導体装置に対し電界が最も影
響するのはゲート酸化膜３を有しているチップ１の表面
側である。チップ１の表面に垂直な方向に電界が加えら
れたとき、チップ１内に電界による電気力線が通過し、
チップ１の表面は帯電状態となり、チップ１内に異常な
電荷の蓄積等が発生する。
装置への影響を考える。半導体装置に対し電界が最も影
響するのはゲート酸化膜３を有しているチップ１の表面
側である。チップ１の表面に垂直な方向に電界が加えら
れたとき、チップ１内に電界による電気力線が通過し、
チップ１の表面は帯電状態となり、チップ１内に異常な
電荷の蓄積等が発生する。
しかし、本実施例にお□いそデツプ１表面に垂直な方向
に電界が加えられても静電遮蔽用のアルミニウム層８が
存在するため、このアルミニウム層８の下部、即ち、回
路素子には外部からの電界は及ばない。たとえ望ましく
ない電荷が生じても、それはアルミニウム層８の上方に
限られるため、回路素子内に異常な電荷は生じない。
に電界が加えられても静電遮蔽用のアルミニウム層８が
存在するため、このアルミニウム層８の下部、即ち、回
路素子には外部からの電界は及ばない。たとえ望ましく
ない電荷が生じても、それはアルミニウム層８の上方に
限られるため、回路素子内に異常な電荷は生じない。
また、静電遮蔽用のアルミニウム層８とＰ型シリコン基
板１はＣＭＯ８構造上同電位であるため、この２つに挟
まれた部分、即ち、上記に示した回路素子は電界の影響
を受けない状態にある。
板１はＣＭＯ８構造上同電位であるため、この２つに挟
まれた部分、即ち、上記に示した回路素子は電界の影響
を受けない状態にある。
よって、本実施例の半導体装置は、回路素子内に異常な
電荷の蓄積あるいは放出、もしくはその他の現象が起こ
らないので半導体装置の正常動作を確保できる。
電荷の蓄積あるいは放出、もしくはその他の現象が起こ
らないので半導体装置の正常動作を確保できる。
静電遮蔽用のアルミニウム層８は効果を最大限引き出せ
るように、端子部分以外の全ての回路素子を覆う形状を
している。
るように、端子部分以外の全ての回路素子を覆う形状を
している。
同様の要領で、シリコン基板がＮ型のときは基板が電源
ＶＤＤに固定されるため、静電遮蔽用のアルミニウム層
を電源ＶＤＤに固定することでシリコン基板と静電遮蔽
用のアルミニウム層に挟まれた回路素子に電界を加えな
いことが可能である。
ＶＤＤに固定されるため、静電遮蔽用のアルミニウム層
を電源ＶＤＤに固定することでシリコン基板と静電遮蔽
用のアルミニウム層に挟まれた回路素子に電界を加えな
いことが可能である。
多層のアルミニウム層を使用している半導体装置の場合
では、静電遮蔽用アルミニウム層を追加することにより
、同様の効果が得られる。
では、静電遮蔽用アルミニウム層を追加することにより
、同様の効果が得られる。
発明の効果
本発明によれば、半導体基板上に構成された回路素子の
表面に定電位に固定された導電層を設けたことにより、
静電遮蔽効果を持たぜ、半導体装置の電界に対する影響
を防止し、正常な機能動作を行うことができる。
表面に定電位に固定された導電層を設けたことにより、
静電遮蔽効果を持たぜ、半導体装置の電界に対する影響
を防止し、正常な機能動作を行うことができる。
第１図は本発明の一実施例半導体装置の断面図、第２図
は同実施例半導体装置の平面図、第３図は従来の半導体
装置の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐ型
シリコン基板の表面に選択的に形成されたＮ型拡散層、
３・・・・・・ゲート酸化膜、４・・・・・・層間絶縁
膜、５・・・・・・ポリシリコン層、６・・・・・・ア
ルミニウム層、７・・・・・・保護膜、８・・・・・・
静電遮蔽用のアルミニウム層、９・・・・・・デツプ、
１０・・・・・・電源ＧＮＤ端子、１１・・・・・・電
源ＶＤＤ端子、１２・・・・・・電源ＶＤＤ端子と電源
ＧＮＤ端子以外の端子。
は同実施例半導体装置の平面図、第３図は従来の半導体
装置の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐ型
シリコン基板の表面に選択的に形成されたＮ型拡散層、
３・・・・・・ゲート酸化膜、４・・・・・・層間絶縁
膜、５・・・・・・ポリシリコン層、６・・・・・・ア
ルミニウム層、７・・・・・・保護膜、８・・・・・・
静電遮蔽用のアルミニウム層、９・・・・・・デツプ、
１０・・・・・・電源ＧＮＤ端子、１１・・・・・・電
源ＶＤＤ端子、１２・・・・・・電源ＶＤＤ端子と電源
ＧＮＤ端子以外の端子。
Claims (1)
- 半導体基板上に設けられた回路素子の表面に絶縁層を
介し、定電位に固定された導電層を設け、さらにその表
面に保護膜を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136418A JPH01305538A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136418A JPH01305538A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305538A true JPH01305538A (ja) | 1989-12-08 |
Family
ID=15174692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136418A Pending JPH01305538A (ja) | 1988-06-02 | 1988-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305538A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511386U (ja) * | 1974-06-20 | 1976-01-07 | ||
| JPS5628852A (en) * | 1979-08-17 | 1981-03-23 | Toppan Printing Co Ltd | Coloring multilayer molding |
| JPS58174484U (ja) * | 1982-05-15 | 1983-11-21 | 小野 俊英 | 保冷容器 |
| JPS6132761Y2 (ja) * | 1981-10-23 | 1986-09-24 |
-
1988
- 1988-06-02 JP JP63136418A patent/JPH01305538A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511386U (ja) * | 1974-06-20 | 1976-01-07 | ||
| JPS5628852A (en) * | 1979-08-17 | 1981-03-23 | Toppan Printing Co Ltd | Coloring multilayer molding |
| JPS6132761Y2 (ja) * | 1981-10-23 | 1986-09-24 | ||
| JPS58174484U (ja) * | 1982-05-15 | 1983-11-21 | 小野 俊英 | 保冷容器 |
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