JPH01305560A - 相補型ｍｏｓトランジスタ - Google Patents
相補型ｍｏｓトランジスタInfo
- Publication number
- JPH01305560A JPH01305560A JP63136966A JP13696688A JPH01305560A JP H01305560 A JPH01305560 A JP H01305560A JP 63136966 A JP63136966 A JP 63136966A JP 13696688 A JP13696688 A JP 13696688A JP H01305560 A JPH01305560 A JP H01305560A
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- JP
- Japan
- Prior art keywords
- conductivity type
- guard ring
- transistor
- mos transistor
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯ５トランジスタに関するものである
。
。
第２図は従来の相補型ＭＯ５Ｉ−ランジスタの構造の一
例を示す断面図である。図において、１はＰ型シリコン
基板、２はＰ型シリコン基板１の一部に形成されたＮ型
ウェル、３及び４はＰ型シリコン基板」−の表面部に形
成されたＰＭＯＳｌ−ランジスタのソース及びＩ〜レイ
ン、５及び６はＮ型ウェル２の表面部に形成されたＮＭ
Ｏ５＋−ランジスタのソース及びドレイン、７はＰ型シ
リコン基板へのコンタク１〜用のビ領域、８はＮ型ウェ
ルへのコンタクト用のＮ＋領領域９はゲーＩ〜酸化膜、
１ｏはＰＭＯ５ｌヘランジスタのゲート電極、１１はＮ
ＭＯ５＋−ランジスタのゲート電極、１２は入力配線、
１３は出力配線、１４及び１５は電源配線である。
例を示す断面図である。図において、１はＰ型シリコン
基板、２はＰ型シリコン基板１の一部に形成されたＮ型
ウェル、３及び４はＰ型シリコン基板」−の表面部に形
成されたＰＭＯＳｌ−ランジスタのソース及びＩ〜レイ
ン、５及び６はＮ型ウェル２の表面部に形成されたＮＭ
Ｏ５＋−ランジスタのソース及びドレイン、７はＰ型シ
リコン基板へのコンタク１〜用のビ領域、８はＮ型ウェ
ルへのコンタクト用のＮ＋領領域９はゲーＩ〜酸化膜、
１ｏはＰＭＯ５ｌヘランジスタのゲート電極、１１はＮ
ＭＯ５＋−ランジスタのゲート電極、１２は入力配線、
１３は出力配線、１４及び１５は電源配線である。
第２図を用いて相補型ＭＯＳ＋〜ランジスタのラッチア
ップ現象について説明する。
ップ現象について説明する。
電源配線１４に＋ＩＯＶが印加され、電源配線１５にＯ
Ｖが印加されている場合において、外部雑音により、電
源配線１４に瞬間的に負の過大電圧が印加されるとドレ
イン６が基板１に対して順方向にバイアスされ、電子が
基板１に注入される。この電子の一部がＮ型ウェル２に
達すると、Ｎ型ウェル２中を伝導してＮ＋領域８及び電
源配線１４を通して電流が流れる。
Ｖが印加されている場合において、外部雑音により、電
源配線１４に瞬間的に負の過大電圧が印加されるとドレ
イン６が基板１に対して順方向にバイアスされ、電子が
基板１に注入される。この電子の一部がＮ型ウェル２に
達すると、Ｎ型ウェル２中を伝導してＮ＋領域８及び電
源配線１４を通して電流が流れる。
このため、Ｎ型ウェル２に電圧降下が生じ、ソース３と
Ｎ型ウェル２との間が順方向にバイアスされる。その結
果、基板１とソース５との間が順方向にバイアスされ、
電子が基板１に注入される。
Ｎ型ウェル２との間が順方向にバイアスされる。その結
果、基板１とソース５との間が順方向にバイアスされ、
電子が基板１に注入される。
この電子は外部雑音によってトレインから注入された電
子と同様の働きをするので、全体として正帰還がかかる
。
子と同様の働きをするので、全体として正帰還がかかる
。
このようにして正帰還がかかると、電源配線１４及び１
５の間に電流が流れつづけ、その結果素子破壊につなが
る。
５の間に電流が流れつづけ、その結果素子破壊につなが
る。
このようなラッチアップ現象を防止するために、従来は
第３図に示すように、ＰＭＯＳｌ−ランジスタとＮＭＯ
５）−ランジスタとの距離を大きくする方法や、基板の
電位を固定するためにＭＯＳ トランジスタの周囲を拡
散層からなるガードリング１６で囲む方法等がとられて
いた。
第３図に示すように、ＰＭＯＳｌ−ランジスタとＮＭＯ
５）−ランジスタとの距離を大きくする方法や、基板の
電位を固定するためにＭＯＳ トランジスタの周囲を拡
散層からなるガードリング１６で囲む方法等がとられて
いた。
しかしながら、」二連の１−ランジスタの距離を大きく
する方法を用いて充分なラッチアップ耐量を得るために
は、これに要する面積が大きく高密度の集積化には不向
きである。また、ガートリンクで囲む方法においては、
ガートリングを形成する拡散領域の下を通してランチア
ップ現象を起こすことがあり、完全な対策であるとはい
えない。
する方法を用いて充分なラッチアップ耐量を得るために
は、これに要する面積が大きく高密度の集積化には不向
きである。また、ガートリンクで囲む方法においては、
ガートリングを形成する拡散領域の下を通してランチア
ップ現象を起こすことがあり、完全な対策であるとはい
えない。
本発明の目的は高密度の集積化を図り、ラッチアップ現
象を生じないような相補型ＭＯＳトランジスタを提供す
ることにある。
象を生じないような相補型ＭＯＳトランジスタを提供す
ることにある。
前記目的を達成するため、本発明の相補型ＭＯＳ１〜ラ
ンジスタにおいては、第１導電型半導体基板内に形成さ
れた第２導電型のソース領域及び１−レイン領域からな
る第２導電型ＭＯ５トランジスタと、前記半導体基板内
の第２導電型ウェル層に形成された第１導電型のソース
領域及びドレイン領域からなる第１導電型ＭＯＳトラン
ジスタと、前記第２導電型ＭＯ５Ｉ−ランジスタの周囲
に形成された第１導電型ガードリングとを前記半導体基
板の一面に備え、 少なくとも前記ガードリング直下に対応して前記半導体
基板の他面に凹状の掘り込み部が形成され、前記掘り込
み部内に前記ガードリングに接した第１導電型の拡散層
を有するものである。
ンジスタにおいては、第１導電型半導体基板内に形成さ
れた第２導電型のソース領域及び１−レイン領域からな
る第２導電型ＭＯ５トランジスタと、前記半導体基板内
の第２導電型ウェル層に形成された第１導電型のソース
領域及びドレイン領域からなる第１導電型ＭＯＳトラン
ジスタと、前記第２導電型ＭＯ５Ｉ−ランジスタの周囲
に形成された第１導電型ガードリングとを前記半導体基
板の一面に備え、 少なくとも前記ガードリング直下に対応して前記半導体
基板の他面に凹状の掘り込み部が形成され、前記掘り込
み部内に前記ガードリングに接した第１導電型の拡散層
を有するものである。
シリコン基板上に形成された相補型ＭＯＳ）−ランジス
タの下部には掘り込み部が形成され、ＰＭＯＳトランジ
スタとＮＭＯＳ）−ランジスタとの間にはガートリング
が掘り込み部の拡散層に接して形成されている。このた
め、Ｐ及びＮＭＯ５トランジスタは絶縁分離層によって
囲まれた構造になっている。従って、外部雑音等により
基板内部にキャリアが注入されても、基板とウェルとが
電気的に切り離されているため、正帰還がかからなくな
ってラッチアップ現象が発生しない。
タの下部には掘り込み部が形成され、ＰＭＯＳトランジ
スタとＮＭＯＳ）−ランジスタとの間にはガートリング
が掘り込み部の拡散層に接して形成されている。このた
め、Ｐ及びＮＭＯ５トランジスタは絶縁分離層によって
囲まれた構造になっている。従って、外部雑音等により
基板内部にキャリアが注入されても、基板とウェルとが
電気的に切り離されているため、正帰還がかからなくな
ってラッチアップ現象が発生しない。
以下に本発明の実施例について図面を参照しながら詳細
に説明する。第１図は本発明の一実施例を工程順に示す
断面図である。
に説明する。第１図は本発明の一実施例を工程順に示す
断面図である。
第１図（ａ）において、まず、Ｐ型シリコン基板１を酸
化し、表面及び裏面に酸化膜２１髪形成する。
化し、表面及び裏面に酸化膜２１髪形成する。
次に、第１図（ｂ）に示すように、通常のフォトリソグ
ラフィと選択エツチングを用いて裏面の酸化膜２１に掘
り込み部３１のための窓あけを行う。引続き、この酸化
膜２１をマスクとして、例えばヒドラジン水溶液を用い
て所望の膜厚例えば３ｐを残してシリコンエツチングを
行い、凹状の掘り込み部３１を形成する。
ラフィと選択エツチングを用いて裏面の酸化膜２１に掘
り込み部３１のための窓あけを行う。引続き、この酸化
膜２１をマスクとして、例えばヒドラジン水溶液を用い
て所望の膜厚例えば３ｐを残してシリコンエツチングを
行い、凹状の掘り込み部３１を形成する。
引続き、第１図（Ｃ）に示すように、通常のフォトリソ
グラフィと選択エツチングを用いて表面の酸化膜２１に
ガードリング１６用の窓あけを行った後、Ｐ型不純物を
拡散し、ガートリング１６及び掘り込み部３１にビ拡散
領域４１を形成する。
グラフィと選択エツチングを用いて表面の酸化膜２１に
ガードリング１６用の窓あけを行った後、Ｐ型不純物を
拡散し、ガートリング１６及び掘り込み部３１にビ拡散
領域４１を形成する。
しかる後、第１図（ｄ）に示すように、通常のシリコン
プレーナ技術を用い、Ｎ型ウェル２の層を形成し、この
内部にソース３、トレイン４、コンタり１〜用Ｎ゛領域
８、ゲー１へ電極１０及びＡｌｌ電極１７を形成してＰ
ＭＯＳトランジスタを作成する。また、Ｐ型シリコン基
板１内にはソース５、トレイン６、コンタク１〜用ビ領
域７、グー１−電極１１及びＡＱ電極１７を形成してＮ
ＭＯ５＋−ランジスタを作成する。
プレーナ技術を用い、Ｎ型ウェル２の層を形成し、この
内部にソース３、トレイン４、コンタり１〜用Ｎ゛領域
８、ゲー１へ電極１０及びＡｌｌ電極１７を形成してＰ
ＭＯＳトランジスタを作成する。また、Ｐ型シリコン基
板１内にはソース５、トレイン６、コンタク１〜用ビ領
域７、グー１−電極１１及びＡＱ電極１７を形成してＮ
ＭＯ５＋−ランジスタを作成する。
このような構造では、Ｉ）ＭＯＳ ｌ−ランジスタとＮ
ＭＯＳ１−ランジスタとの間にはゴー１−リング１６及
び拡散領域４１によって囲まれた島状領域内に形成され
ているため、Ｐ型シリコン基板１とＮ型ウェル２とはビ
ガードリング部及び拡散領域４１の部分で電気的に切り
離されており、外部雑音等により基板内部にキャリアが
注入されても、正帰還がかかりにくくなりランチアップ
現象が発生しない。
ＭＯＳ１−ランジスタとの間にはゴー１−リング１６及
び拡散領域４１によって囲まれた島状領域内に形成され
ているため、Ｐ型シリコン基板１とＮ型ウェル２とはビ
ガードリング部及び拡散領域４１の部分で電気的に切り
離されており、外部雑音等により基板内部にキャリアが
注入されても、正帰還がかかりにくくなりランチアップ
現象が発生しない。
従って、従来の構造に比べ、集積化を妨げることなく、
ラッチアップ現象が生じない相補型ＭＯ５１ヘランジス
タが製造できる。
ラッチアップ現象が生じない相補型ＭＯ５１ヘランジス
タが製造できる。
また、掘り込み部の形成において、マスクの目合せ精度
は掘り込み部の面積を多少大きく作っておけば多少の目
合せずれは問題にならす、本発明の構成ゆえに素子の歩
留りを低下させることはほとんどない。
は掘り込み部の面積を多少大きく作っておけば多少の目
合せずれは問題にならす、本発明の構成ゆえに素子の歩
留りを低下させることはほとんどない。
以」二詳細に説明したように本発明によれば、ＰＭＯ８
１〜ランジスタとＮＭＯＳＩ−ランジスタとはガートリ
ンク及び拡散領域によって囲まれた島状領域内に形成さ
れているため、基板とウェルとは電気的に切り離され、
そのため外部雑音等により基板内部にキャリアが注入さ
れても正帰還がかかりにくくなり、ラッチアップ現象が
発生しない相補型ＭＯＳトランジスタを、集積化を妨げ
ることなく得ることができる。
１〜ランジスタとＮＭＯＳＩ−ランジスタとはガートリ
ンク及び拡散領域によって囲まれた島状領域内に形成さ
れているため、基板とウェルとは電気的に切り離され、
そのため外部雑音等により基板内部にキャリアが注入さ
れても正帰還がかかりにくくなり、ラッチアップ現象が
発生しない相補型ＭＯＳトランジスタを、集積化を妨げ
ることなく得ることができる。
また、従来はウェルと基板のパンチスルー電圧をある程
度後るために、ウェルの押込み拡散を例えば１２００℃
で２０時間行い、約８虜のウェルを形成する必要があっ
たが、本発明によれば、各トランジスタはガードリング
及び拡散領域によって絶縁分離された島内に形成できる
ので、パンチスルー電圧は大きくできる。そのため、押
込み拡散は例えば３μｍのウェルを形成するのに必要な
条件でよくなる。従って、押込み拡散に要する時間が短
縮でき、製造コス１−の低減を図ることができる効果を
有する。
度後るために、ウェルの押込み拡散を例えば１２００℃
で２０時間行い、約８虜のウェルを形成する必要があっ
たが、本発明によれば、各トランジスタはガードリング
及び拡散領域によって絶縁分離された島内に形成できる
ので、パンチスルー電圧は大きくできる。そのため、押
込み拡散は例えば３μｍのウェルを形成するのに必要な
条件でよくなる。従って、押込み拡散に要する時間が短
縮でき、製造コス１−の低減を図ることができる効果を
有する。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例の各工程の構
造を示す断面図、第２図及び第３図は従来の相補型ＭＯ
Ｓトランジスタの一例を示す断面図であり、第２図はラ
ッチアップ現象を説明するための図、第３図はラッチア
ンプ対策を図ったことを示す図である。
造を示す断面図、第２図及び第３図は従来の相補型ＭＯ
Ｓトランジスタの一例を示す断面図であり、第２図はラ
ッチアップ現象を説明するための図、第３図はラッチア
ンプ対策を図ったことを示す図である。
Claims (1)
- （１）第１導電型半導体基板内に形成された第２導電型
のソース領域及びドレイン領域からなる第２導電型ＭＯ
Ｓトランジスタと、 前記半導体基板内の第２導電型ウェル層に形成された第
１導電型のソース領域及びドレイン領域からなる第１導
電型ＭＯＳトランジスタと、前記第２導電型ＭＯＳトラ
ンジスタの周囲に形成された第１導電型ガードリングと
を前記半導体基板の一面に備え、 少なくとも前記ガードリング直下に対応して前記半導体
基板の他面に凹状の掘り込み部が形成され、前記掘り込
み部内に前記ガードリングに接した第１導電型の拡散層
を有することを特徴とする相補型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136966A JPH01305560A (ja) | 1988-06-02 | 1988-06-02 | 相補型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136966A JPH01305560A (ja) | 1988-06-02 | 1988-06-02 | 相補型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305560A true JPH01305560A (ja) | 1989-12-08 |
Family
ID=15187645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136966A Pending JPH01305560A (ja) | 1988-06-02 | 1988-06-02 | 相補型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1988
- 1988-06-02 JP JP63136966A patent/JPH01305560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
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