JPH01305622A - 位相検波回路 - Google Patents
位相検波回路Info
- Publication number
- JPH01305622A JPH01305622A JP63136393A JP13639388A JPH01305622A JP H01305622 A JPH01305622 A JP H01305622A JP 63136393 A JP63136393 A JP 63136393A JP 13639388 A JP13639388 A JP 13639388A JP H01305622 A JPH01305622 A JP H01305622A
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- JP
- Japan
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- circuit
- phase
- output
- signal
- phase detection
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば、ＴＶ、ラジオ等のチューナ周波数
制御あるいはモータ等の回転周波数制御の分野に利用可
能な位相検出回路に関するものである。
制御あるいはモータ等の回転周波数制御の分野に利用可
能な位相検出回路に関するものである。
従来の技術
多くの回路素子を必要とする帰還型位相同期制御回路（
以後ＰＬＬ回路と略す。）が、マイクロ電子回路技術の
発達により、コンパクト化され、ＴＶ、ラジオの選局回
路あるいはモータの回転制御回路を中心としてあらゆる
機器に使用されている。さらにディジタル化が推進され
ている。このＰＬＬ回路において性能を決定するのが、
入力される信号と基準信号との位相差を検出し、電圧値
の変化に変換する位相検波回路である。第３図に従来の
立ち下がりエッヂ検出ディジタル位相検波回路を示し、
動作を説明する。位相基準信号ｆＲ（以降基準信号と略
す。〉基準入力端子を通じて２人力負論理積回路（以降
２ＮＡＮＤ回路と略す。）１に入力する。その出力は、
リセットセットフリップフロップ回路（以降Ｒ３−ＦＦ
回路と略す。）２のセット端子と、３人力負論理積回路
（以降３ＮＡＮＤ回路と略す。）３および４人力負論理
積回路（以降４ＮＡＮＤ回路と略す。）７に供給する。
以後ＰＬＬ回路と略す。）が、マイクロ電子回路技術の
発達により、コンパクト化され、ＴＶ、ラジオの選局回
路あるいはモータの回転制御回路を中心としてあらゆる
機器に使用されている。さらにディジタル化が推進され
ている。このＰＬＬ回路において性能を決定するのが、
入力される信号と基準信号との位相差を検出し、電圧値
の変化に変換する位相検波回路である。第３図に従来の
立ち下がりエッヂ検出ディジタル位相検波回路を示し、
動作を説明する。位相基準信号ｆＲ（以降基準信号と略
す。〉基準入力端子を通じて２人力負論理積回路（以降
２ＮＡＮＤ回路と略す。）１に入力する。その出力は、
リセットセットフリップフロップ回路（以降Ｒ３−ＦＦ
回路と略す。）２のセット端子と、３人力負論理積回路
（以降３ＮＡＮＤ回路と略す。）３および４人力負論理
積回路（以降４ＮＡＮＤ回路と略す。）７に供給する。
Ｒ８−ＦＦ回路２のＱ１出力は３ＮＡＮＤ回路３および
４ＮＡＮＤ回路７に供給する。４ＮＡＮＤ回路７の出力
は、Ｒ３−ＦＦ回路２のリセット端子および３ＮＡＮＤ
回路３に供給する。３ＮＡＮＤ回路３の出力は、２ＮＡ
ＮＤ回路１の他の入力端子へ帰還させるとともに、これ
らの回路によって構成する第１位相検出回路の出力とな
る。一方、位相比較信号＋ｓ （以降、位相信号と略
す。）は、位相入力端子を通じて２ＮＡＮＤ回路４に入
力する。その出力はＲ，５−ＦＦ回路５のセット端子お
よび３ＮＡＮＤ回路６および４ＮＡＮＤ回路７に供給す
る。Ｒ８−ＦＦ回路５のＱ出力は３ＮＡＮＤ回路６およ
び４ＮＡＮＤ回路７に供給する。４ＮＡＮＤ回路７の出
力はＲ８−ＦＦ回路５のリセット端子および３ＮＡＮＤ
回路６へも供給する。３ＮＡＮＤ回路６の出力は２ＮＡ
ＮＤ回路４の他の入力端子へ帰還させるとともに、これ
ら回路によって構成する第２位相検出回路の出力となり
、その出力は反転回路８を介して極性を合せ、第１の位
相検出回路の出力とともにプッシュプルバッファ回路９
に供給する。そして、このプッシュプルバッファ回路９
の出力端子にはＶＤＤ側およびアース側に、各各、負荷
を接続する。以上述べた回路により位相検波回路を構成
する。ここで位相信号が遅れ位相から進み位相状態に変
化した時の位相検波回路の動作を第４図のタイミング図
で説明する。第４図（イ）は基準信号を示す。（ロ）は
位相信号を示す。
４ＮＡＮＤ回路７に供給する。４ＮＡＮＤ回路７の出力
は、Ｒ３−ＦＦ回路２のリセット端子および３ＮＡＮＤ
回路３に供給する。３ＮＡＮＤ回路３の出力は、２ＮＡ
ＮＤ回路１の他の入力端子へ帰還させるとともに、これ
らの回路によって構成する第１位相検出回路の出力とな
る。一方、位相比較信号＋ｓ （以降、位相信号と略
す。）は、位相入力端子を通じて２ＮＡＮＤ回路４に入
力する。その出力はＲ，５−ＦＦ回路５のセット端子お
よび３ＮＡＮＤ回路６および４ＮＡＮＤ回路７に供給す
る。Ｒ８−ＦＦ回路５のＱ出力は３ＮＡＮＤ回路６およ
び４ＮＡＮＤ回路７に供給する。４ＮＡＮＤ回路７の出
力はＲ８−ＦＦ回路５のリセット端子および３ＮＡＮＤ
回路６へも供給する。３ＮＡＮＤ回路６の出力は２ＮＡ
ＮＤ回路４の他の入力端子へ帰還させるとともに、これ
ら回路によって構成する第２位相検出回路の出力となり
、その出力は反転回路８を介して極性を合せ、第１の位
相検出回路の出力とともにプッシュプルバッファ回路９
に供給する。そして、このプッシュプルバッファ回路９
の出力端子にはＶＤＤ側およびアース側に、各各、負荷
を接続する。以上述べた回路により位相検波回路を構成
する。ここで位相信号が遅れ位相から進み位相状態に変
化した時の位相検波回路の動作を第４図のタイミング図
で説明する。第４図（イ）は基準信号を示す。（ロ）は
位相信号を示す。
遅れ位相の状態では、基準信号の立ち下がりエッヂで第
１位相検出回路出力が低電圧レベル（以降Ｌレベルと略
す。）となる。次に位相信号の立ち下がりエッヂが入力
することにより、この第１検出回路出力は高電圧レベル
（以降１１レヘルと略す。）に復帰する。この期間に基
準信号が複数入力しても状態は変化しない。一方、第２
位相検出回路は、その期間、Ｈレベルを保持したままに
なる。
１位相検出回路出力が低電圧レベル（以降Ｌレベルと略
す。）となる。次に位相信号の立ち下がりエッヂが入力
することにより、この第１検出回路出力は高電圧レベル
（以降１１レヘルと略す。）に復帰する。この期間に基
準信号が複数入力しても状態は変化しない。一方、第２
位相検出回路は、その期間、Ｈレベルを保持したままに
なる。
次に進み位相状態となると、最初に入力される位相信号
の立ち下がりエッヂによって第２位相検出回路がＬレベ
ルとなり、次に入力される基準信号立ち下がりエッヂに
よってＨレベルに復帰する。この期間に位相信号が複数
入力しても状態は変化しない。また、この期間、第１位
相検出回路はＨレベルを保持したままになる。
の立ち下がりエッヂによって第２位相検出回路がＬレベ
ルとなり、次に入力される基準信号立ち下がりエッヂに
よってＨレベルに復帰する。この期間に位相信号が複数
入力しても状態は変化しない。また、この期間、第１位
相検出回路はＨレベルを保持したままになる。
このように第１位相検出回路は基準信号に対して位相信
号が遅れた時出力し、遅れ位相に比例してパルス幅を変
調した信号に変換する遅れ位相検出回路として動作する
。一方、第２位相検波回路は位相信号が進んだ時出力し
、進み位相に比例して、パルス幅を変調した信号に変換
する進み位相検出回路として動作する。そして、両回路
出力を前述したように出力回路９に供給すると、同回路
９の出力は第４図（ホ）に示すように、遅れ位相の時、
ＶＤＤ電位と負荷で分割された中間電位の振幅を持つパ
ルス幅変調信号に、進み位相の時は中間電位と接地電圧
の振幅を持つパルス幅変調信号に、そして、位相一致の
時は中間電位となる。この信号を平滑して直流成分のみ
を取り出すと、第５図に示すように位相ずれが±２πラ
ジアンの位相変化に対し、Ｏから検波出力波高値Ｅ ［
Ｖ］まで直線的変化する。位相同期状態はＥ／２となる
。
号が遅れた時出力し、遅れ位相に比例してパルス幅を変
調した信号に変換する遅れ位相検出回路として動作する
。一方、第２位相検波回路は位相信号が進んだ時出力し
、進み位相に比例して、パルス幅を変調した信号に変換
する進み位相検出回路として動作する。そして、両回路
出力を前述したように出力回路９に供給すると、同回路
９の出力は第４図（ホ）に示すように、遅れ位相の時、
ＶＤＤ電位と負荷で分割された中間電位の振幅を持つパ
ルス幅変調信号に、進み位相の時は中間電位と接地電圧
の振幅を持つパルス幅変調信号に、そして、位相一致の
時は中間電位となる。この信号を平滑して直流成分のみ
を取り出すと、第５図に示すように位相ずれが±２πラ
ジアンの位相変化に対し、Ｏから検波出力波高値Ｅ ［
Ｖ］まで直線的変化する。位相同期状態はＥ／２となる
。
発明が解決しようとする課題
従来の位相検波回路構成では外乱等によって位相誤差が
±２πラジアンの範囲を超えた場合、第５図に示すよう
に位相検波電圧は非直線的に変化する。また、この変化
点が±２πの偶数倍で発生する。この場合、位相誤差が
±２π付近の検波電圧が一定しないため、同期引き込み
時間が遅くなったり、引き込み動作時のハンチングの原
因となる。
±２πラジアンの範囲を超えた場合、第５図に示すよう
に位相検波電圧は非直線的に変化する。また、この変化
点が±２πの偶数倍で発生する。この場合、位相誤差が
±２π付近の検波電圧が一定しないため、同期引き込み
時間が遅くなったり、引き込み動作時のハンチングの原
因となる。
課題を解決するための手段
本発明は、位相検波回路において、遅れ位相を検出する
第１の位相検出回路出力を基準入力信号でサンプルホー
ルドをおこない、それの出力と第１の位相比較回路出力
との論理積を取る手段と進み位相を検出する第２の位相
検出回路出力を位相信号でサンプルホールドをおこない
、それの出力と第２の位相比較回路との論理積を取る手
段を持つものである。
第１の位相検出回路出力を基準入力信号でサンプルホー
ルドをおこない、それの出力と第１の位相比較回路出力
との論理積を取る手段と進み位相を検出する第２の位相
検出回路出力を位相信号でサンプルホールドをおこない
、それの出力と第２の位相比較回路との論理積を取る手
段を持つものである。
作用
これにより位相信号が基準信号に対して２倍周期以上ま
たは１７２周期以下となった時に、各）Ｊ、論理積手段
よりの出力を固定することにより、位相引き込み時間の
短縮およびハンチング動作を防ぐことが可能となる。
たは１７２周期以下となった時に、各）Ｊ、論理積手段
よりの出力を固定することにより、位相引き込み時間の
短縮およびハンチング動作を防ぐことが可能となる。
実施例
本発明の一実施例として第１図に回路構成、第２図にそ
のタイミング図を示し、動作説明をおこなう。基準信号
を入力する２ＮＡＮＤ回路１およびＲ３−ＦＦ回路２と
、３ＮＡＮＤ回路３および４ＮＡＮＤ回路７により、第
１の位相検出回路を形成し、３ＮＡＮＤ回路３の出力が
この検出回路出力となる。一方、位相信号を入力する２
ＮＡＮＤ回路４およびＲ８−ＦＦ回路５と、３ＮＡＮＤ
回路６および前記４ＮＡＮＤ回路７によって第２の位相
検出回路を形成し、３ＮＡＮＤ回路６の出力がこの検出
回路の出力となる。これら位相検出回路の動作は第２図
（イ）に示すように一定周期の基準信号ＪＲと、同しく
（ロ）に示す位相信号ｆｓを、前記した各々の回路に入
力すると、第１位相検出回路出力は、基準信号ｆＲに対
して遅れ位相の時、出力する。その出力波形は遅れ位相
量に比例してパルス幅が変化するパルス信号となる。−
方、第２位相検出回路出力は、（へ）に示すように位相
信号が進み位相となった時、出力する。その出力は進み
位相量に比例してパルス幅が変化するパルス信号となる
。
のタイミング図を示し、動作説明をおこなう。基準信号
を入力する２ＮＡＮＤ回路１およびＲ３−ＦＦ回路２と
、３ＮＡＮＤ回路３および４ＮＡＮＤ回路７により、第
１の位相検出回路を形成し、３ＮＡＮＤ回路３の出力が
この検出回路出力となる。一方、位相信号を入力する２
ＮＡＮＤ回路４およびＲ８−ＦＦ回路５と、３ＮＡＮＤ
回路６および前記４ＮＡＮＤ回路７によって第２の位相
検出回路を形成し、３ＮＡＮＤ回路６の出力がこの検出
回路の出力となる。これら位相検出回路の動作は第２図
（イ）に示すように一定周期の基準信号ＪＲと、同しく
（ロ）に示す位相信号ｆｓを、前記した各々の回路に入
力すると、第１位相検出回路出力は、基準信号ｆＲに対
して遅れ位相の時、出力する。その出力波形は遅れ位相
量に比例してパルス幅が変化するパルス信号となる。−
方、第２位相検出回路出力は、（へ）に示すように位相
信号が進み位相となった時、出力する。その出力は進み
位相量に比例してパルス幅が変化するパルス信号となる
。
ここで第１位相検出回路出力を遅延型フリップフロップ
回路〈以後ＤＦＦと略す。〉８に入力し、基準信号を同
回路のでＸ端子に入力し立ち下がりのタイミングでサン
プルホールドをおこなうと、ＤＦＦ回路８のＱ出力は、
（ニ）に示すように基準信号周波数に対して、位相信号
周波数が低く、位相が２πラジアン以上ずれた場合には
基準信号の１周期ずれたタイミングて第１の位相検出回
路出力を出力する。しかしながら、位相信号が±２πラ
ジアンの位相引き込み範囲内にある場合は、Ｈレベルを
出力し続ける。このＤＦＦ回路８のＱ出力と前記第１の
位相検出回路出力をＡＮＤ回路９によって論理積を取る
と、（ホ）に示すように位相が２π以上遅れた低周波領
域の比較回路出力信号は除去される。一方策２の位相検
出回路出力をＤＦＦ回路１０に入力し、位相信号を同回
路のＣＫＸ端子入力し、立ち下がりのタイミングてサン
プルホールドをおこなうと、（ト）に示すように位相信
号の周波数が高（、位相が２πラジアン以上ずれた場合
には、位相信号の１周期ずれたタイミングで第２の位相
比較回路出力を出力する。
回路〈以後ＤＦＦと略す。〉８に入力し、基準信号を同
回路のでＸ端子に入力し立ち下がりのタイミングでサン
プルホールドをおこなうと、ＤＦＦ回路８のＱ出力は、
（ニ）に示すように基準信号周波数に対して、位相信号
周波数が低く、位相が２πラジアン以上ずれた場合には
基準信号の１周期ずれたタイミングて第１の位相検出回
路出力を出力する。しかしながら、位相信号が±２πラ
ジアンの位相引き込み範囲内にある場合は、Ｈレベルを
出力し続ける。このＤＦＦ回路８のＱ出力と前記第１の
位相検出回路出力をＡＮＤ回路９によって論理積を取る
と、（ホ）に示すように位相が２π以上遅れた低周波領
域の比較回路出力信号は除去される。一方策２の位相検
出回路出力をＤＦＦ回路１０に入力し、位相信号を同回
路のＣＫＸ端子入力し、立ち下がりのタイミングてサン
プルホールドをおこなうと、（ト）に示すように位相信
号の周波数が高（、位相が２πラジアン以上ずれた場合
には、位相信号の１周期ずれたタイミングで第２の位相
比較回路出力を出力する。
しかし位相信号が±２πラジアンの位相引き込み範囲内
にある場合は、Ｈレベルを出力し続ける。
にある場合は、Ｈレベルを出力し続ける。
このＤＦＦ回路１０のＱ出力と前記第２の位相検出回路
出力とをＡＮＤ回路１１によって論理積を取ると、（ヂ
）に示すように位相が２πラジアン以・上進んだ高周波
領域での位相検出回路出力信号は除去される。このＡＮ
Ｄ回路１１の出力を反転回路１２を介して極性を合わせ
、ＡＮＤ回路９出力とともにプッシュプルバッファ回路
１３に供給する。該回路１３の出力端子にＶＤＤ側およ
びアース電位側に負荷を接続すると、その出力はくり）
に示すように、位相信号の周波数が低い場合はＨレベル
の直流電圧出力を出し続け、逆に周波数が高い場合はＬ
レベルの直流電圧出力を出し続ける。
出力とをＡＮＤ回路１１によって論理積を取ると、（ヂ
）に示すように位相が２πラジアン以・上進んだ高周波
領域での位相検出回路出力信号は除去される。このＡＮ
Ｄ回路１１の出力を反転回路１２を介して極性を合わせ
、ＡＮＤ回路９出力とともにプッシュプルバッファ回路
１３に供給する。該回路１３の出力端子にＶＤＤ側およ
びアース電位側に負荷を接続すると、その出力はくり）
に示すように、位相信号の周波数が低い場合はＨレベル
の直流電圧出力を出し続け、逆に周波数が高い場合はＬ
レベルの直流電圧出力を出し続ける。
位相信号が位相引き込み範囲に入って位相差に応じたパ
ルス幅を持つ信号を出力する。
ルス幅を持つ信号を出力する。
本発明の位相検波回路を用いた周波数制御回路または回
転制御回路において、外乱あるいは起動時に大きく位相
がずれた場合、位相引き込み範囲に入るまで最大の直流
電圧で加速あるいは減速をおこなうので、同期引き込み
時間が非常に早（なるとともに位相引き込み時のハンチ
ング動作減少させることができる。
転制御回路において、外乱あるいは起動時に大きく位相
がずれた場合、位相引き込み範囲に入るまで最大の直流
電圧で加速あるいは減速をおこなうので、同期引き込み
時間が非常に早（なるとともに位相引き込み時のハンチ
ング動作減少させることができる。
発明の効果
本発明によれば、位相誤差が±２πラジアンの範囲を超
えると位相検波出力は直流電圧を発生するため位相制御
の加速、減速動作にむらがなく、位相引き込み時間を短
縮てき、スムーズな位相引き込みが可能となる。また位
相引き込み動作の起動時あるいは位相同期からはずれた
時のハンチングをなくすることがてきる。
えると位相検波出力は直流電圧を発生するため位相制御
の加速、減速動作にむらがなく、位相引き込み時間を短
縮てき、スムーズな位相引き込みが可能となる。また位
相引き込み動作の起動時あるいは位相同期からはずれた
時のハンチングをなくすることがてきる。
第１図は本発明の実施例位相検出回路のブロック図、第
２図は同実施例回路のタイミング図、第３図は従来例回
路のブロック図、第４図は従来例回路のタイミング図、
第５図は従来例回路の位相検波特性図である。 １．４・・・・・・２ＮＡＮＤ回路、２，５．・・・・
・・Ｒ３−ＦＦ回路、３，６・・・・・・３ＮＡＮＤ回
路、７・・・・・・４ＮＡＮＤ回路、８，１０・・・・
・・ＤＦＦ回路、９゜１１・・・・・・２ＡＮＤ回路、
１２・・・・・・反転回路、１３・・・・・・プッシュ
プルバッファ回路。
２図は同実施例回路のタイミング図、第３図は従来例回
路のブロック図、第４図は従来例回路のタイミング図、
第５図は従来例回路の位相検波特性図である。 １．４・・・・・・２ＮＡＮＤ回路、２，５．・・・・
・・Ｒ３−ＦＦ回路、３，６・・・・・・３ＮＡＮＤ回
路、７・・・・・・４ＮＡＮＤ回路、８，１０・・・・
・・ＤＦＦ回路、９゜１１・・・・・・２ＡＮＤ回路、
１２・・・・・・反転回路、１３・・・・・・プッシュ
プルバッファ回路。
Claims (1)
- 基準信号に対する位相比較信号の進み位相を検出する第
１の位相検出手段と、遅れ位相を検出する第２の位相検
出手段と、前記第１の位相検出手段の出力を前記基準信
号でサンプルホールドする手段とこのサンプルホールド
出力で前記第１の位相検出手段の出力を抜取る手段と、
前記第２の位相検出手段出力を前記位相比較信号でサン
プルホールドする手段とこのサンプルホールド出力で前
記第２の位相検出手段の出力を抜き取る手段とを有する
ことを特徴とする位相検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136393A JPH01305622A (ja) | 1988-06-02 | 1988-06-02 | 位相検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136393A JPH01305622A (ja) | 1988-06-02 | 1988-06-02 | 位相検波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305622A true JPH01305622A (ja) | 1989-12-08 |
Family
ID=15174109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136393A Pending JPH01305622A (ja) | 1988-06-02 | 1988-06-02 | 位相検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305622A (ja) |
-
1988
- 1988-06-02 JP JP63136393A patent/JPH01305622A/ja active Pending
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