JPH01308048A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01308048A JPH01308048A JP13844388A JP13844388A JPH01308048A JP H01308048 A JPH01308048 A JP H01308048A JP 13844388 A JP13844388 A JP 13844388A JP 13844388 A JP13844388 A JP 13844388A JP H01308048 A JPH01308048 A JP H01308048A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- layers
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
不発明は半導体集積回路装置、侍にスタンダード方式、
或いはマスクスライス方式を採用した半導体集積回路装
置に関する。
或いはマスクスライス方式を採用した半導体集積回路装
置に関する。
（従来の技術）
スタンダードセル方式またはマスタスライス方式の半導
体集積回路装置において、主にその果涜度の向上を目的
として、３層の金属配線が用いられるようになりてきた
。
体集積回路装置において、主にその果涜度の向上を目的
として、３層の金属配線が用いられるようになりてきた
。
通常、接続穴を作成すると、その部分に凹凸が生じ、そ
の上の層にもうひとつ接続穴を作成しようとすると、第
６図に示すように、第３１曲の金嬌配線Ｅ、の信頼性が
いちじるしく低下する。・窮７図および第８図に一役的
な３曽金属配線での、接続部分（接続穴） Ｖｌ！−Ｖ
’ｓを示す。前述の理由より、Ｅ重ｒｌｔｅｌｓを接続
するためには、ｌ、、Ｉｔ、間の接続穴Ｖ１！上にＶｌ
、を１置りことができず、（配線巾を変化させずに接続
穴の縦並びを回避せねばならないため）配線Ｊ、上にＩ
、を配線することはできない。このため３巷配線の自由
度はかなり低下する。また、＄９図および第１０図に示
すよう暑こｂ ’ｌ ＊ｌｔ ＋ｌＳが平行でかつ隣
べしている部付。
の上の層にもうひとつ接続穴を作成しようとすると、第
６図に示すように、第３１曲の金嬌配線Ｅ、の信頼性が
いちじるしく低下する。・窮７図および第８図に一役的
な３曽金属配線での、接続部分（接続穴） Ｖｌ！−Ｖ
’ｓを示す。前述の理由より、Ｅ重ｒｌｔｅｌｓを接続
するためには、ｌ、、Ｉｔ、間の接続穴Ｖ１！上にＶｌ
、を１置りことができず、（配線巾を変化させずに接続
穴の縦並びを回避せねばならないため）配線Ｊ、上にＩ
、を配線することはできない。このため３巷配線の自由
度はかなり低下する。また、＄９図および第１０図に示
すよう暑こｂ ’ｌ ＊ｌｔ ＋ｌＳが平行でかつ隣
べしている部付。
上位の嗜になればなるほど配線白骨の信頼性が低下し、
３１ｆＢ配、雇の信頼性を損なう可能性がある。
３１ｆＢ配、雇の信頼性を損なう可能性がある。
一方、プｃ１七ス的にテップ表面の平坦化を計る試みが
行υれているが完全な平坦化を計るまでには到っていな
い。
行υれているが完全な平坦化を計るまでには到っていな
い。
今ｆｆ１．３４以上の多重化も大いに予想されるが、１
数が増すほど上記問題はますます深刻となるであろう。
数が増すほど上記問題はますます深刻となるであろう。
（是明が解決しようとする課題）
以上のような従来方式の配線方法では、侍に３層配線を
行りた鴨什、配線及び後続穴によるテップ表面の凹凸に
より上位配線の自由度及び信頼性が低下する。
行りた鴨什、配線及び後続穴によるテップ表面の凹凸に
より上位配線の自由度及び信頼性が低下する。
そこで本発明では、第ｎｉ脅、第（ｎ＋１）層の配線を
行りた侵、第ｎ唱の配線パターンを拡大、伸長し、、＠
（ｎ＋１）層の配線パターンを修正するという処理を下
位の層より順次行うことで、接続穴の縦並びを回避する
と同時にテップ表面の平坦化を計ることにより、このよ
うな問題点を改善した半導体集積回路装置ｔを提供する
ことを目的とする。
行りた侵、第ｎ唱の配線パターンを拡大、伸長し、、＠
（ｎ＋１）層の配線パターンを修正するという処理を下
位の層より順次行うことで、接続穴の縦並びを回避する
と同時にテップ表面の平坦化を計ることにより、このよ
うな問題点を改善した半導体集積回路装置ｔを提供する
ことを目的とする。
（課題を解決するための手段）
本発明は、配線パターン生成に際し、第ｎ鳴、＠（ｎ＋
１）層の配腺処理終了後、嘉ｎ層の同一１言号に属する
Ｎｉパターンを、窮（ｎ＋１）層の配線情報より、設計
基準や電気的寺性居準に定められる範囲内で部分的に拡
大・伸長する処理を施し、しかる後に、Ｖ更後の茗ｎ１
畜パターンに応じて、第（ｎ＋１）噛の配線パターンと
一部変、史する処理を、連４洸した２つの１壷を対にし
て、下位ノーより順次行うことにより、全層配線パター
ンを決定することを用いる。
１）層の配腺処理終了後、嘉ｎ層の同一１言号に属する
Ｎｉパターンを、窮（ｎ＋１）層の配線情報より、設計
基準や電気的寺性居準に定められる範囲内で部分的に拡
大・伸長する処理を施し、しかる後に、Ｖ更後の茗ｎ１
畜パターンに応じて、第（ｎ＋１）噛の配線パターンと
一部変、史する処理を、連４洸した２つの１壷を対にし
て、下位ノーより順次行うことにより、全層配線パター
ンを決定することを用いる。
（作用）
本発明によれば、ＬＳＩの製置技術上むずかしい、ｆｊ
ｔ数−の接続穴の縦並びやチップ表面の凹凸を。
ｔ数−の接続穴の縦並びやチップ表面の凹凸を。
第（ｎ＋１）Ｉ−の配線情報からの第ｎ層配線パターン
の・１参正を下面層より順次行うことによりて、回避・
緩和することが可能（こなり、上位配線の自由度及び信
頼性を向上させる。
の・１参正を下面層より順次行うことによりて、回避・
緩和することが可能（こなり、上位配線の自由度及び信
頼性を向上させる。
（実施虻ｌす）
以下、本発明の詳細な説明する。第１図および第２図に
３層金礪配線をＭするスタンダードセル方式の半導体集
積回路への実施例を示す。本発明により、ｌＩ４金属配
線配線を２鳴金属配線ｌ！と交差する部分で拡大しｂ’
ｌＧ間接続穴Ｖ＋ｔＥずらしｓ Ｉｔ Ａｍ間の接
続穴ｖ８．をＪｌ上に形成し、Ｊ、 ｇ、 ｌ、を電気
的に接続しつつｈ ’ｉ上にＩ３を配線した。
３層金礪配線をＭするスタンダードセル方式の半導体集
積回路への実施例を示す。本発明により、ｌＩ４金属配
線配線を２鳴金属配線ｌ！と交差する部分で拡大しｂ’
ｌＧ間接続穴Ｖ＋ｔＥずらしｓ Ｉｔ Ａｍ間の接
続穴ｖ８．をＪｌ上に形成し、Ｊ、 ｇ、 ｌ、を電気
的に接続しつつｈ ’ｉ上にＩ３を配線した。
第３図および＄４図には接続穴をきまない部会の本発Ｅ
ｉＡ実施列を示す。■・２層の配線巾の拡大によりチャ
プの千旦比を行い、配線の信頼性の向上を計りでいる。
ｉＡ実施列を示す。■・２層の配線巾の拡大によりチャ
プの千旦比を行い、配線の信頼性の向上を計りでいる。
第１図乃至第４図の実施例で示す通り、本発明は配線方
法として非格子方式（非グリッド方式）の揚会より有効
である。実施列の実境方法としての流れ図を第５図に示
す。
法として非格子方式（非グリッド方式）の揚会より有効
である。実施列の実境方法としての流れ図を第５図に示
す。
以上述べたよう番こ本発明によれば、第ｎ１Ｉｌｊ及び
第、（ｎ＋１）唱の配線処理終了後、第ｎ會の配線パタ
ーンを拡大・伸長する処理ヲ行い第（ｎ＋１）噛の配線
を行う処理を下面層より順次行うことによって、接続穴
の縦並びを疏け、チップ表面の乎担化を計り、上位層で
の配線自由度及び信頌性を向上させた。
第、（ｎ＋１）唱の配線処理終了後、第ｎ會の配線パタ
ーンを拡大・伸長する処理ヲ行い第（ｎ＋１）噛の配線
を行う処理を下面層より順次行うことによって、接続穴
の縦並びを疏け、チップ表面の乎担化を計り、上位層で
の配線自由度及び信頌性を向上させた。
第１図は本発明（こ係る下位唱配線拡大後の３唱配線の
実施列を示す平面図、４２図は窮１図のニーＩ方向から
見た断面図、−Ｘ３図は本発明に係る下位唱配線拡大後
の３；−配線の第２の実施列を示す平面図、第４図は第
３図の■−■方向から見た断面口、第５図は第ｎ音と第
（ｎ＋１）唱を対にした際の本発明（こよるＪ ｎ ｌ
脅パターン決定までの手順を示した流れ図り禰６図は従
来の３鳴配線の列を示す断面図、４７図は従来の池のし
０を示す平面図、ル８図は第７図の■−■方向から見た
断面図、第９図は従来のさらに池のしｌを示す平面図、
第１０図は第９図の■−■方向から見たｒｒ面図である
。 Ｊ、・・・第１暢金鳴配、腺、ｌ、・・・第２層金嘱配
置腺、ｅ、・・・第３１＃金ＩＡ配線、■１．・・・第
１自及び第２層凄続穴、■２３・・・第２１１１及び＄
３噛妾続穴、ｉ・・・絶縁層、ｍ・・・極板。 第１１ 第２図 第３図 第４図 第５図 第６図 第７図 第９図 第８図 第１Ｏ図
実施列を示す平面図、４２図は窮１図のニーＩ方向から
見た断面図、−Ｘ３図は本発明に係る下位唱配線拡大後
の３；−配線の第２の実施列を示す平面図、第４図は第
３図の■−■方向から見た断面口、第５図は第ｎ音と第
（ｎ＋１）唱を対にした際の本発明（こよるＪ ｎ ｌ
脅パターン決定までの手順を示した流れ図り禰６図は従
来の３鳴配線の列を示す断面図、４７図は従来の池のし
０を示す平面図、ル８図は第７図の■−■方向から見た
断面図、第９図は従来のさらに池のしｌを示す平面図、
第１０図は第９図の■−■方向から見たｒｒ面図である
。 Ｊ、・・・第１暢金鳴配、腺、ｌ、・・・第２層金嘱配
置腺、ｅ、・・・第３１＃金ＩＡ配線、■１．・・・第
１自及び第２層凄続穴、■２３・・・第２１１１及び＄
３噛妾続穴、ｉ・・・絶縁層、ｍ・・・極板。 第１１ 第２図 第３図 第４図 第５図 第６図 第７図 第９図 第８図 第１Ｏ図
Claims (2)
- （１）半導体基板に能動素子を備えたセルや、予め設計
された大規模回路ブロックを配置し、その間に必要に応
じた配線パターンを施して所望の回路動作を実現するス
タンダードセル方式の集積回路装置、或いは半導体基板
に予め複数の能動素子からなる基本セルを多数作り込ん
でおき、必要に応じた配線パターンを施すことによって
能動素子を形成すると共に能動素子間の結線を実現して
、所望の回路動作を実現するマスタスライス方式の半導
体集積回路装置において、配線に３層以上の多層の金属
配線を使用し、下位の層から上位の層へ順次配線パター
ンを生成、決定して行く処理を行うに際し、第ｎ層、第
（ｎ＋１）層の配線処理を終了した後に、第ｎ層に属し
、かつ同一信号に属する配線パターンを設計基準や電気
的特性基準によって定められる制約の範囲内で、部分的
に拡大伸長する処理を施し、しかる後に変更された第ｎ
層の配線パターンに応じて、すでに配線処理を終了した
第（ｎ＋１）層の配線パターンを一部変更する処理を、
連続した２つの層を対にして、下位の層から順次行って
、全層の配線パターンを決定してなることを特徴とする
半導体集積回路装置。 - （２）連続した２つの配線層の配線処理を一旦行った後
に、下位の層に属する配線パターンを修正するに当って
、上位の層に属する配線パターンの平坦化や２つの層を
接続する接続穴の設置位置の最適化を、上位の層の配線
パターンより情報として抽出し、それに応じて下位の層
の修正を行うよう構成した請求項１記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13844388A JPH01308048A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13844388A JPH01308048A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308048A true JPH01308048A (ja) | 1989-12-12 |
Family
ID=15222117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13844388A Pending JPH01308048A (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308048A (ja) |
-
1988
- 1988-06-07 JP JP13844388A patent/JPH01308048A/ja active Pending
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