JPH0534833B2 - - Google Patents
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- Publication number
- JPH0534833B2 JPH0534833B2 JP59079437A JP7943784A JPH0534833B2 JP H0534833 B2 JPH0534833 B2 JP H0534833B2 JP 59079437 A JP59079437 A JP 59079437A JP 7943784 A JP7943784 A JP 7943784A JP H0534833 B2 JPH0534833 B2 JP H0534833B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- insulating film
- gate
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はゲートアレー型半導体集積回路装置の
製造方法に係り、特に２層目及び３層目のマスタ
スライス配線によりゲート即ち共通な基本論理間
の接続を行うことによつて、高集積化を図つたゲ
ートアレー型半導体集積回路装置の製造方法に関
する。
製造方法に係り、特に２層目及び３層目のマスタ
スライス配線によりゲート即ち共通な基本論理間
の接続を行うことによつて、高集積化を図つたゲ
ートアレー型半導体集積回路装置の製造方法に関
する。
(b) 技術の背景
半導体集積回路装置の製造方法の一つとして、
所謂マスタスライス法が近時多用される。
所謂マスタスライス法が近時多用される。
このマスタスライス法を用いて構成される半導
体集積回路装置に、ゲートアレー型の半導体集積
回路装置がある。これは多品種の半導体集積回路
装置を製造するに際し、該多品種に共通な基本の
機能論理即ちAND、OR、NAND、NOR等のゲ
ート・パターンを予め大量に形成しておき、その
後、異なる品種毎にこれらゲートの相互接続パタ
ーンを変えて半導体集積回路装置を製造する方法
である。
体集積回路装置に、ゲートアレー型の半導体集積
回路装置がある。これは多品種の半導体集積回路
装置を製造するに際し、該多品種に共通な基本の
機能論理即ちAND、OR、NAND、NOR等のゲ
ート・パターンを予め大量に形成しておき、その
後、異なる品種毎にこれらゲートの相互接続パタ
ーンを変えて半導体集積回路装置を製造する方法
である。
かくて一品種当たりのパターンニング用マスク
の枚数を減じ、製造コストを下げ、また納期を短
縮するという利点が得られる。
の枚数を減じ、製造コストを下げ、また納期を短
縮するという利点が得られる。
(c) 従来技術と問題点
第１図は従来のゲートアレー型半導体集積回路
装置の構成を示す模式平面図である。図におい
て、１はチツプ領域、２は入出力回路等のインタ
フエース回路及びボンデイング・パツドが配設さ
れる周辺領域、３はゲート群がマトリクス状に整
列配設されるセル領域、４はゲート、５は配線チ
ヤネルを示している。
装置の構成を示す模式平面図である。図におい
て、１はチツプ領域、２は入出力回路等のインタ
フエース回路及びボンデイング・パツドが配設さ
れる周辺領域、３はゲート群がマトリクス状に整
列配設されるセル領域、４はゲート、５は配線チ
ヤネルを示している。
この図のように従来のゲートアレー型半導体集
積回路装置においては、一方向例えば図示縦方向
に並ぶ各ゲート列の間にそれぞれ配線チヤネルが
設けられていた。
積回路装置においては、一方向例えば図示縦方向
に並ぶ各ゲート列の間にそれぞれ配線チヤネルが
設けられていた。
そして、１層目配線で形成されるゲート内配線
の入出力端子を該配線チヤネル近傍に引出して置
き、該配線チヤネルを用い、所望の配線マスタに
よつて形成される２層目配線で、前記入出力端子
を介してゲート間の縦方向の接続を行つた後、別
の配線マスタによつてゲート及び配線チヤネル上
に絶縁膜を介して形成される３層目配線によつて
ゲート間の横方向の接続を行う事によつて所望の
回路が構成されていた。
の入出力端子を該配線チヤネル近傍に引出して置
き、該配線チヤネルを用い、所望の配線マスタに
よつて形成される２層目配線で、前記入出力端子
を介してゲート間の縦方向の接続を行つた後、別
の配線マスタによつてゲート及び配線チヤネル上
に絶縁膜を介して形成される３層目配線によつて
ゲート間の横方向の接続を行う事によつて所望の
回路が構成されていた。
然しながら上記のように配線チヤネルを用いて
ゲート間の一方向の接続を行う方式においては、
該ゲートアレー型半導体集積回路装置の回路規模
が大型化した場合、該配線チヤネル上に配設され
る２層目配線の数が増大するので該配線チヤネル
の幅を拡げてやる必要があり、そのために集積度
が低下しチツプ面積が著しく拡大するという問題
を生ずる。
ゲート間の一方向の接続を行う方式においては、
該ゲートアレー型半導体集積回路装置の回路規模
が大型化した場合、該配線チヤネル上に配設され
る２層目配線の数が増大するので該配線チヤネル
の幅を拡げてやる必要があり、そのために集積度
が低下しチツプ面積が著しく拡大するという問題
を生ずる。
(d) 発明の目的
本発明は従来方法において生じていた上記問題
点を除去し、大型化即ち大規模化した際にもチツ
プ面積の拡大を抑止することが可能なゲートアレ
ー型半導体集積回路装置の製造方法を提供するこ
とをその主たる目的とする。
点を除去し、大型化即ち大規模化した際にもチツ
プ面積の拡大を抑止することが可能なゲートアレ
ー型半導体集積回路装置の製造方法を提供するこ
とをその主たる目的とする。
(e) 発明の構成
上記の目的は、固定パターンを有する１層目配
線からなるゲート内配線の端子部を、該ゲート領
域上に形成される２層目絶縁膜に十字状に並べて
配設した複数の第１のスルーホール中に個々に表
出させておき、該２層目絶縁膜上にマスタスライ
ス法により形成する２層目配線によつて、該第１
のスルーホール群における第１の方向に並んだス
ルーホールを用いて該第１の方向と交叉する方向
のゲート間の接続を行い、該２層目配線形成面上
に設けた３層目絶縁膜上にマスタスライス法によ
り形成する３層目配線によつて、該３層目絶縁膜
に形成した第２のスルーホールを介し該第１のス
ルーホール群における該第１の方向に交わる第２
の方向に並んだ第１のスルーホールを用いて該第
２の方向と交叉する方向のゲート間の接続を行う
本発明によるゲートアレー型半導体装置の製造方
法によつて達成される。
線からなるゲート内配線の端子部を、該ゲート領
域上に形成される２層目絶縁膜に十字状に並べて
配設した複数の第１のスルーホール中に個々に表
出させておき、該２層目絶縁膜上にマスタスライ
ス法により形成する２層目配線によつて、該第１
のスルーホール群における第１の方向に並んだス
ルーホールを用いて該第１の方向と交叉する方向
のゲート間の接続を行い、該２層目配線形成面上
に設けた３層目絶縁膜上にマスタスライス法によ
り形成する３層目配線によつて、該３層目絶縁膜
に形成した第２のスルーホールを介し該第１のス
ルーホール群における該第１の方向に交わる第２
の方向に並んだ第１のスルーホールを用いて該第
２の方向と交叉する方向のゲート間の接続を行う
本発明によるゲートアレー型半導体装置の製造方
法によつて達成される。
即ち本発明においては、各ゲート上にゲート内
配線の端子部を表出するスルーホール群を十字状
に配設し、該スルーホール群における例えば横方
向に並んだスルーホールを介し、ゲート領域の上
部を使用して、２層目配線によるゲート間の縦方
向の接続を行い、該スルーホール群における縦方
向に並んだスルーホールを介し、ゲート領域の上
部を使用して、３層目配線によるゲート間の横方
向の接続を行うことによつて所望の回路を構成す
るものである。
配線の端子部を表出するスルーホール群を十字状
に配設し、該スルーホール群における例えば横方
向に並んだスルーホールを介し、ゲート領域の上
部を使用して、２層目配線によるゲート間の縦方
向の接続を行い、該スルーホール群における縦方
向に並んだスルーホールを介し、ゲート領域の上
部を使用して、３層目配線によるゲート間の横方
向の接続を行うことによつて所望の回路を構成す
るものである。
かくて従来設けていた配線チヤネルを省くこと
が可能になり、ゲートアレー・チツプの小型化、
即ちゲートアレー型半導体集積回路装置の高集積
化が図れる。
が可能になり、ゲートアレー・チツプの小型化、
即ちゲートアレー型半導体集積回路装置の高集積
化が図れる。
(f) 発明の実施例
以下図に示す実施例により、本発明の要旨を具
体的に説明する。
体的に説明する。
第２図は本発明の方法によつて形成されるゲー
トアレー型半導体集積回路装置の構成を示す模式
上面図、第３図はスルーホール配置の一実施例を
示す模式上面図で、第４図ａ及びｂは配線接続方
法の一例を示す模式工程上面図である。
トアレー型半導体集積回路装置の構成を示す模式
上面図、第３図はスルーホール配置の一実施例を
示す模式上面図で、第４図ａ及びｂは配線接続方
法の一例を示す模式工程上面図である。
本発明の方法によつて形成されるゲートアレー
型半導体集積回路装置においては第２図に示すよ
うに、チツプ領域１のセル領域３上に、該セル領
域に多数個整列形成された回路素子（図示せず）
を１層目絶縁膜（図示せず）上に形成した１層目
配線（図示せず）で接続して構成してなる多数個
のAND、OR、NAND、NOR等の単位論理、即
ちゲート４が、配線チヤネルを介在せしめずに密
着してマトリクス状に配設される。（２はインタ
フエイス回路、ボンデイング・パツド等が形成さ
れる周辺領域） そして第３図に示すように、上記１層目配線８
の形成面上に成長せしめられた２層目絶縁膜６の
ゲート領域４上に複数個例えば12個程度の第１の
スルーホール７ａ，７ｂ（７ａは縦方向に並んだ
スルーホール、７ｂは横方向に並んだスルーホー
ル）が十字状に形成される。なお前記第１層目配
線８によつて形成されるゲートの入出力等の端子
部９は、予め上記スルーホール内に表出する位置
に配設される。
型半導体集積回路装置においては第２図に示すよ
うに、チツプ領域１のセル領域３上に、該セル領
域に多数個整列形成された回路素子（図示せず）
を１層目絶縁膜（図示せず）上に形成した１層目
配線（図示せず）で接続して構成してなる多数個
のAND、OR、NAND、NOR等の単位論理、即
ちゲート４が、配線チヤネルを介在せしめずに密
着してマトリクス状に配設される。（２はインタ
フエイス回路、ボンデイング・パツド等が形成さ
れる周辺領域） そして第３図に示すように、上記１層目配線８
の形成面上に成長せしめられた２層目絶縁膜６の
ゲート領域４上に複数個例えば12個程度の第１の
スルーホール７ａ，７ｂ（７ａは縦方向に並んだ
スルーホール、７ｂは横方向に並んだスルーホー
ル）が十字状に形成される。なお前記第１層目配
線８によつて形成されるゲートの入出力等の端子
部９は、予め上記スルーホール内に表出する位置
に配設される。
上記工程を完了せしめたチツプ領域が複数個形
成されてなる半導体基板は、各チツプ領域上に２
層目の配線材料例えばアルミニウム層（図示せ
ず）が被着された状態で保存される。
成されてなる半導体基板は、各チツプ領域上に２
層目の配線材料例えばアルミニウム層（図示せ
ず）が被着された状態で保存される。
所要が発生した時点で、前記縦方向に並んだス
ルーホール７ａを介して所望のゲート間を横方向
に接続するパターンを有する第１のマスタスライ
ス用マスクを形成し、該第１のマスクによつて前
記２層目の配線材料層のパターンニングを行つて
所望のゲートの所望のスルーホール間を横方向に
接続する。
ルーホール７ａを介して所望のゲート間を横方向
に接続するパターンを有する第１のマスタスライ
ス用マスクを形成し、該第１のマスクによつて前
記２層目の配線材料層のパターンニングを行つて
所望のゲートの所望のスルーホール間を横方向に
接続する。
第４図ａはこの状態を示す模式上面図で、図
中、４ａ，４ｂ，４ｃ，４ｄは異なるゲート領
域、６は２層目絶縁膜、７ａは縦方向に並んだス
ルーホール、７ｂは横方向に並んだスルーホー
ル、１０は２層目配線を示している。
中、４ａ，４ｂ，４ｃ，４ｄは異なるゲート領
域、６は２層目絶縁膜、７ａは縦方向に並んだス
ルーホール、７ｂは横方向に並んだスルーホー
ル、１０は２層目配線を示している。
次いで該２層目配線の形成面上に３層目絶縁膜
を形成し、該３層目絶縁膜に前記スルーホールに
おける横方向に並んだスルーホール７ｂを表出す
るスルーホールを形成し、該３層目絶縁膜上にア
ルミニウム等よりなる３層目の配線材料層を形成
した後、前記スルーホール７ｂを介して所望のゲ
ート間を縦方向に接続するパターン及びボンデイ
ング・パツド導出パターンを有する第２のマスタ
スライス用マスクを形成し、該第２のマスクによ
つて３層目の配線材料層のパターンニングを行つ
て３層目の配線パターンを形成し、これによつて
所望のゲート間を縦方向に接続し、前記２層目配
線と該３層目配線とにより所望の回路を構成す
る。
を形成し、該３層目絶縁膜に前記スルーホールに
おける横方向に並んだスルーホール７ｂを表出す
るスルーホールを形成し、該３層目絶縁膜上にア
ルミニウム等よりなる３層目の配線材料層を形成
した後、前記スルーホール７ｂを介して所望のゲ
ート間を縦方向に接続するパターン及びボンデイ
ング・パツド導出パターンを有する第２のマスタ
スライス用マスクを形成し、該第２のマスクによ
つて３層目の配線材料層のパターンニングを行つ
て３層目の配線パターンを形成し、これによつて
所望のゲート間を縦方向に接続し、前記２層目配
線と該３層目配線とにより所望の回路を構成す
る。
第４図ｂはこの状態を示す模式上面図で、図
中、１１は３層目絶縁膜、１２は３層目絶縁膜に
形成した第２のスルーホール、１３は３層目配線
を示し、その他の記号は第４図ａと同一対象物を
示す。
中、１１は３層目絶縁膜、１２は３層目絶縁膜に
形成した第２のスルーホール、１３は３層目配線
を示し、その他の記号は第４図ａと同一対象物を
示す。
上記第４図による説明から明らかなように、本
発明の方法においては異なるゲート上のスルーホ
ール間の配線接続がゲートの上部領域を用いてな
される。従つて従来配設されていた配線チヤネル
は不要となるので、チツプ面積が縮小できる。
発明の方法においては異なるゲート上のスルーホ
ール間の配線接続がゲートの上部領域を用いてな
される。従つて従来配設されていた配線チヤネル
は不要となるので、チツプ面積が縮小できる。
(g) 発明の効果
以上詳細に説明したように本発明によれば、配
線チヤネルが不要になり、これを省くことが出来
るので、より大規模なゲートアレー型半導体集積
回路装置をより小型に形成することが可能になる
のみならず、又マスタスライスが２層目配線と３
層目配線によつて成されるので、短手番で製造出
来るという効果がある。
線チヤネルが不要になり、これを省くことが出来
るので、より大規模なゲートアレー型半導体集積
回路装置をより小型に形成することが可能になる
のみならず、又マスタスライスが２層目配線と３
層目配線によつて成されるので、短手番で製造出
来るという効果がある。
第１図は従来のゲートアレー型半導体集積回路
装置の構成を示す模式平面図、第２図は本発明の
方法によつて形成されるゲートアレー型半導体集
積回路装置の構成を示す模式上面図、第３図はス
ルーホール配置の一実施例を示す模式上面図で、
第４図ａ及びｂは配線接続方法の一例を示す模式
工程上面図である。 図において、１はチツプ領域、２は周辺領域、
３はセル領域、４，４ａ，４ｂ，４ｃ，４ｄはゲ
ート若しくはゲート領域、６は２層目絶縁膜、７
ａ，７ｂは第１のスルーホール、８は１層目配
線、９はどう入出力端子部、１０は２層目配線、
１１は３層目絶縁膜、１２は第２のスルーホー
ル、１３は３層目配線をしめす。
装置の構成を示す模式平面図、第２図は本発明の
方法によつて形成されるゲートアレー型半導体集
積回路装置の構成を示す模式上面図、第３図はス
ルーホール配置の一実施例を示す模式上面図で、
第４図ａ及びｂは配線接続方法の一例を示す模式
工程上面図である。 図において、１はチツプ領域、２は周辺領域、
３はセル領域、４，４ａ，４ｂ，４ｃ，４ｄはゲ
ート若しくはゲート領域、６は２層目絶縁膜、７
ａ，７ｂは第１のスルーホール、８は１層目配
線、９はどう入出力端子部、１０は２層目配線、
１１は３層目絶縁膜、１２は第２のスルーホー
ル、１３は３層目配線をしめす。
Claims (1)
- １ 固定パターンを有する１層目配線からなるゲ
ート内配線の端子部を、該ゲート領域上に形成さ
れる２層目絶縁膜に十字状に並べて配設した複数
の第１のスルーホール中に個々に表出させてお
き、該２層目絶縁膜上にマスタスライス法により
形成する２層目配線によつて、該第１のスルーホ
ール群における第１の方向に並んだスルーホール
を用いて該第１の方向と交叉する方向のゲート間
の接続を行い、該２層目配線形成面上に設けた３
層目絶縁膜上にマスタスライス法により形成する
３層目配線によつて、該３層目絶縁膜に形成した
第２のスルーホールを介し該第１のスルーホール
群における該第１の方向に交わる第２の方向に並
ぶ第１のスルーホールを用い該第２の方向と交叉
する方向のゲート間の接続を行うことを特徴とす
るゲートアレー型半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079437A JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079437A JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224243A JPS60224243A (ja) | 1985-11-08 |
| JPH0534833B2 true JPH0534833B2 (ja) | 1993-05-25 |
Family
ID=13689853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079437A Granted JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224243A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185283A (en) * | 1987-10-22 | 1993-02-09 | Matsushita Electronics Corporation | Method of making master slice type integrated circuit device |
| US6725440B2 (en) | 2000-03-27 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device comprising a plurality of semiconductor devices formed on a substrate |
-
1984
- 1984-04-20 JP JP59079437A patent/JPS60224243A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224243A (ja) | 1985-11-08 |
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