JPH01308077A

JPH01308077A - 半導体装置の製造方法

Info

Publication number: JPH01308077A
Application number: JP13965888A
Authority: JP
Inventors: Akira Ando; 安東　亮
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-06-06
Filing date: 1988-06-06
Publication date: 1989-12-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、了−ダ体装置の製造方法に関し、さらに詳
しくは、浮遊ゲート型不揮発性メモリ装置における。デ
ータｈ’ｉ報の、Ｉｒき込み特性を向Ｉ・させたＭＯＳ
メモリトランジスタの形成方法の改良に係るものである
。

〔従来の技術〕

従来例によるこの種の浮遊ゲート型不揮発性メモリ装置
として、こ工では、特開昭６３−６１５５１）公報に開
示された装置構成の概要を第２図に示しである。この場
合、第２図（ａ）ないしくＣ）はこの従来例によるＭＯ
Ｓメモリトランジスタでのト要な形成段階を工程順に模
式的に示すそれぞれに断面説明図である。

すなわち、この第２図（ｃ）に示す従来での完成後のＭ
ＯＳメモリトランジスタの構成において、符Ｓ月はシリ
コン半導体基板であり、また、２は同居板ｌ　トに厚く
形成された素ｆ間分離用のフィールド酸化膜、３は同基
板１の主面上での薄い第１のゲート酸化膜、４はそのト
に形成された浮遊ゲート電極、５は同浮遊ゲート電棒４
１−での薄い第２のゲート酸化１１！２．６はそのトに
形成された制御ゲート電極、７Ｃは同Ｊ＾板ｌの１面１
−に拡散形成されたソース、およびドレイン領域となる
不純物拡散層を示し、さらに、８はこれらのＬに堆積形
成された層間絶縁膜となるＰＳＧ膜、９はＰＳＧ膜８に
開けられたコンタクトホールを通して不純物拡散層７Ｃ
に接続形成させたアルミ配線層、１０はこれらの上に形
成された表面保護膜としてのパッシベーション膜である
。

しかして、この従来例による装置構成では、まず、第２
図（ａ）に示されているように、シリコン半導体基板１
の一１而トにあって、素Ｔ−相〃間を分離する目的でフ
ィールド酸化１１Ｑ２を厚く形成させた後、第１のゲー
ト酸化膜：ｌａを熱酸化法によって約３００形成度のＪ
！＾さに生成させ、かつその１−に浮遊ゲート電極とな
る第１の多結晶シリコン膜４ａを同様に約４０００形成
度の厚さに生成させ、リンなどの不純物を拡散させたに
で、この第１の多結晶シリコン膜４ａを所定のパターン
通りにエツチングする。

ついで、前記パターニングされた第１の多結晶シリコン
膜４ａを熱酸化させて第２のゲート酸化膜５ａを約４０
０形成度の厚さに生成させ、かつその１−に；ｔａ制御
ゲート電極となる第２の多結晶シリコン膜６ａを同様に
約４０００形成度の厚さに生成させ、リンなどの不純物
を拡散させてから、その上にγｆ真製版技術によって、
いわゆる、ＭＯＳトランジスタでのソース、ドレイン間
隔を設定するように、レジスト層１１をパターン形成さ
せる。

次に、同第２図（ｂ）に示すように、前記レジスト層！
１をマスクに用い、前記積層された第２の多結晶シリコ
ン膜６ａ、第２のゲート酸化１１Ｑ　５　ａ　、および
第１の多結晶シリコン膜４ａを順次選択的にエツチング
除去して、それぞれに制御ゲート電極６．第２のゲート
酸化膜５．および浮遊ゲート電極４を得ると共に、レジ
スト層１１を除去したトで、今度は浮遊ゲート電極４を
マスクに、第１のゲート酸化＋＋ｑ　：＋　ａをエツチ
ング除去し、第１のゲート酸化膜３を得て、ソース、ト
レーｒン対応の半導体基板１面を露出させる。

その後、最上部の制御ゲート電Ｍｉ６をマスクに用い、
露出された半導体基板ｌ而に対し、不純物としての砒素
１２を４Ｘ　１０１５Ｃ１ｌ−２イオン注入して、最終
的にソース、およびドレイン領域となる不純物注入層７
ｄを形成する。そして、この場合、こ−での不純物（砒
素１２）のイオン注入に際しては、シリコン半導体基板
ｌの面方位にもよるが、例えば、ｄｏｏ＞面の半導体基
板ｌのとき、同半導体基板ｌに対して不純物を垂直方向
でイオン注入すると、シリコン格子のｌ１ｔＬびにより
、不純物が異字に深く注入されることかあるので、通常
では、（ｉ直方向に対し約７°程度だけ傾けた斜め方向
からこの不純物のイオン注入を行なうようにしており、
このために傾けた注入方向の反対側にあって、前記第１
のゲート酸化＋１５！　：］士でのチャネル領域に不純
物の注入されていない領域、いわゆるオフセット領域１
３が形成される。

つまり、！１体的には、１）η記積層梼成による各部の
膜厚では、’ｒ＝　＜を体基板１の表面から最上部の一
重部ゲート電極６の表向まで、約０．８５μ程度の高さ
があり、この状態で屯直ノｆ向に対して約７°程度たけ
傾けた斜め方向から不純物のイオン注入を行なうと、第
１のゲート酸化膜３に偏った基板表面部分に、約０．１
μ程度の幅のオフセット領域１３が存在することになる
。

続いて、同第２図（Ｃ）に示すように、前記不純物注入
層７ｄを約９００℃程度の温度で約３０分間熱処理する
ことにより注入された砒素を拡散させて、ソース領域、
およびドレイン領域となるそれぞれの不純物拡散層７Ｃ
を形成させるが、この場合、拡散による不純物の横方向
への拡がりは、約０．２μ程度であって、このために、
前記した浮遊ゲート電極４とこれらの不純物拡散層７Ｃ
との間のオーバーラツプけは、その左ｔｒにおいて異な
ることになる。つまりこ＼では、オフセット領域１３が
存在する側（図において左側、ソース側）で約０．１μ
程度、オフセット領域１３が存在しない側（図において
右側、ソース側）で約０．２μ程度のオーパーラ・ノブ
量となる。

さらに、その後、これらのＦによく知られている通り層
間絶縁膜となるＰＳＧ膜８を堆積させ、かつこのＰＳＧ
ＩＩＱＪＩにコンタクトホールを開［１させたトで、こ
のコンタクトホールを通しアルミ配線層９をパターン形
成させて不純物拡散層７Ｃに接続させると共に、これら
を表面保護１漠としてのパッシベーション膜１０により
保護するのであり、このようにして、所期のＭ（Ｉｓメ
モリトランジスタを構成させるのである。

〔発明が解決しようとする課題〕

従来のＭＯＳメモリトランジスタは、以上のように構成
されており、最終的にソース、およびドレイン領域とな
る不純物拡散層を斜め方向からの不純物のイオンｔＬ人
とその拡散とによって形成しているために、ゲート電極
と、このゲート電極を挟む各不純物拡散層との間のオー
バーラツプ１１１に差を生じており、これによってミラ
ー容ｆｉｌなどが変化するなど、トランジスタ特性の変
動をきたすと云う好ましくない不都合がある。

こ＼で、前記のようにして構成されるこの種の装置の一
例として、アバランシ工注大型の不揮発性ＭＯＳメモリ
トランジスタでのデータ情報の古き込み特性を第３図に
示す。

この第３図のグラフにおいて、横軸は、ＩＦき込み電圧
（制御ゲート電圧＝１２．５Ｖ訃レイン電圧＝１０ｖ）
を印加させた時間であり、竪軸は、　　ＭＯＳメモリト
ランジスタのしきい値電圧（ＶＴＩＩ）である。また、
グラフトでの各点は、１ウエハ内での１００個のＭＯＳ
メモリトランジスタを測定した平均値を示している。

そして、この第３図中、Ｂの特性は、１）１１記従来法
により、ソース・ドレイン領域に不純物としての砒素を
イオン注入する際、ソース側にオフセット領域が発生す
る方向でイオン注入した場合を示し、また、Ｃの特性は
、同様にドレイン側にオフセット領域が発生する方向で
イオン注入した場合を示している。なお、への特性は、
以下に述べるこの発明方法の場合である。

これらの特性Ｂ、Ｃから明らかなように、ソース側にオ
フセット領域が発生する方向でイオン注入した場合（特
性Ｂ）の方が、ドレイン側にオフセット領域が発生する
方向でイオン注入した場合（特性【：）の方よりも、そ
の占き込み速度（飽和しきい値電圧に達する時間）が遅
く、かつその飽和しきい値電圧も少し低い。

また、通常、よく知られているように、ＭＯ５型トラン
ジスタは、そのソース電位を基準にしている。つまり、
ソース側にオフセット領域か発生すると、このオフセッ
ト領域での抵抗が高いため、チャネルに最も近いソース
領域の電位がドレイン領域の電位に近付き、ドレイン・
ソース間の電位差、およびゲート・ソース間の電位差が
小さくなって、恰かも−１き込み電圧が低Ｆしたかのよ
うな状態になり、この結果、その占き込み特性が悪化す
るものであった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ソース、お
よびドレイン領域となるそれぞれの不純物拡散層をｒｒ
（及的に左村対称に形成し１ｉするようにした。この神
の了：導体装置の製造方法、こＮでは、ＭＯＳメモリト
ランジスタの形成方法を提供することである。

（課題を解決するための手段）萌記目的を達成するために、この発明に係る゛ト導体装
置の製造方法は、　ＭＯＳメモリトランジスタでのソー
ス、およびドレイン領域となるそれぞれの不純物拡散層
の形成に際し、その不純物のイオン注入をソース側とド
レイン側とから各別に行なうようにしたものである。

すなわち、この発明は、半導体基板の−１面上に、少な
くともゲート絶縁膜、このゲート絶縁膜−トに導電性膜
を順次選択的に形成して、ソース。

ドレイン対応部分を直接、または絶ＭＩ［’２を介して
間接的に露出させる工程と、前記半導体基板面に対し所
定の角度範囲だけ傾斜させた方向のソース、またはドレ
インの何れか一方の側から、前記ソース、ドレイン対応
部分に対し、また、他方の側から、前記ソース、ドレイ
ン対応部分に対し、それぞれ丼別に不純物をイオン注入
する工程と、１１「記注入された不純物を拡散して、ソ
ース領域。

ドレイン領域となるそれぞれの不純物拡散層を形成させ
る工程とを含むことを特徴とする゛昏導体装置の製造方
法である。

〔作　　　用〕

従って、この発明方法においては、　　ＭｔｌＳメモリ
トランジスタの製造時にあって、そのソース、およびド
レイン領域となるそれぞれの不純物拡散層の形成に際し
、その不純物のイオン注入をソース側とドレイン側とか
ら各別に行なうようにしたから、この方法によって得ら
れるそれぞれの不純物拡散層が左右対称化されることに
なり、従来の方法でのように、それぞれの不純物拡散層
の左１１非対称化に伴って生ずるトランジスタ特性の変
動。

特に、書き込み特性の低Ｆを効果的に改占し得るのであ
る。

（実　ｈ’ｔｒ　　例〕以Ｆ、この発明に係るごト導体装置の製造方法の一実施
例につき、第１図および第３図を参照して詳細に説明す
る。

第１図（ａ）ないしくｅ）はこの実施例によるＭＯＳメ
モリトランジスタての一ト隻な形成段階を玉程順に模式
的に示すそれぞれに断面説明図であり、この第１図（ａ
）ないしくｅ）実施例方法において、Ｉｉｔ記第２図（
ａ）ないしくＣ）従来例方法と同一符号は同一または相
当部分を表わしている。

すなわち、この第１図（ｅ）に示すこの実施例方法を通
用して得た完成後のＭＯＳメモリトランジスタの構成に
おいても、符号１はシリコン半導体基板であり、また、
２は同基板ｉ上に厚く形成された素子間分離用のフィー
ルド酸化膜、３は同基板１のｔｎ１での薄い第１のゲー
ト酸化膜、４はそのトに形成された浮遊ゲート電極、５
は同浮遊ケート電極４上での薄い第２のゲート酸化膜、
６はそのトに形成された制御ゲート電極、７は同基板１
の主面］二に拡散形成されたソース、およびドレイン領
域となる不純物拡散層を示し、さらに、８はこれらのＬ
に堆積形成された層間絶縁膜となる１１５Ｇ膜、９はＰ
ＳＧ膜８に開けられたコンタクトホールを通して不純物
拡散層７に接続形成させたアルミ配線層、ｌＯはこれら
の上に形成された表面保４４１１１Ｑとしてのパッシベ
ーション■ｑである。

しかして、この実施例構成による装置の製造方法は、ま
ず、第１図（ａ３　に示されているように、シリコン半
導体基板１の−Ｌ面１−にあって、素ｆ゛相互間を分離
する［１的でフィールド酸化膜２を厚く形成させた後、
第１のゲート酸化膜３ａを熱酸化法によって約３００形
成度の厚さに生成させ、かつそのにに浮遊ゲート電極と
なる第１の多結晶シリコン膜４ａを同様に約４０００形
成度の厚さに生成させて、リンなどの不純物を拡散させ
た上で、この第１の多結晶シリコン膜４ａを所定のパタ
ーン通りにエツチングする。

ついで、首記パターニングされた第１の多結晶シリコン
膜４ａを熱酸化させて第２のゲート酸化膜５ａを約４０
０形成度のＩＩ＾さに生成させ、かつそのトに制御ゲー
ト電極となる第２の多結晶シリコンｊ摸６ａを同様に約
４０００形成度の厚さにノド成させ、リンなどの不純物
を拡散させてから、その」−に写■製版技術によって、
いわゆる、ＭＯＳトランジスタでのソース、ドレイン間
隔を設定するように、レジスト層１１をパターン形成さ
せる。

次に、同第２図（ｂ）に示すように、首記レジスト層Ｉ
！をマスクに用い、首記積層された第２の多結晶シリコ
ン膜６ａ、第２のゲート酸化膜５ａ、および第１の多結
晶シリコン１ｌＱ４ａを順次選択的にエツチング除去し
て、それぞれに制御ゲート型棒６．第２のゲート酸化Ｊ
Ｋｔ５．および浮遊ゲート電Ｎ４４を得ると共に、レジ
スト層ＩＩを除去した上で、今度は浮遊ゲート電極４を
マスクに、第１のゲート酸化１１Ｑ　３　ａをエツチン
グ除去し、第１のゲート酸化膜３を得て、ソース、ドレ
イン対応の半導体基板１面を露出させる。

その後、最−Ｆ部の制御ゲート電１Ｊｉ６をマスクに用
い、露出された半導体基板１而に対し、一方の側、こ１
では、ドレイン領域となる側に、約７°程度だけ傾けた
斜め方向から、不純物としての砒素１２ａを２ｘ　１０
１５ｃａｒ−”イオン注入して、ソース、およびドレイ
ン領域となる不純物注入層７ａを形成する。価って、こ
の場合には、傾けた注入方向と反対側のソース領域とな
る側での面記第１のゲート酸化＋１’２３に近付いた部
分に、不純物の注入されていない領域、いわゆるオフセ
ット領域１３ａが形成されることになる。

続いて、同第２図（Ｃ）に示すように、１１η記第２図
（ｂ）工程での最上部の制御ゲート電極６を同様にマス
クとして、露出された半導体基板ｌ而に対し、今度は、
他方の側、つまり、ソース領域となる側に、約７°程１
１だけ傾けた斜め方向から、不純物としての砒素１２ｂ
を２Ｘ　１０１５ｃｍ−２イオン注入して、＋ｆｉ前記
不純物注入層７ａに加え、再度、ソース。

およびドレイン領域となる不純物注入層７ｂを１ｒねて
形成する。仇って、この場合には、傾けた注入方向と反
対側のドレイン領域となる側での１１１１記第１のゲー
ト酸化膜：ｌに近付いた部分に、ｎｌｆ記と同様にして
、いわゆるオフセット領域＋３６が形成されることにな
るが、こ＼では、１１η記第２図（ｂ）［稈に市ねた他
方向からの再度の不純物のイオン注入であるから、（）
１回の１程で生じたオフセット領域１３ａが、今回のに
程で埋められ、今回の工程で生ずるであろうオフセット
領域＋３ｂが、０１回の工程でオフセットを生じていな
い部分に対応されているために、結果的には、これらの
各オフセット領ｈ４１：Ｊａ、ｌ：ｌｂが、相！ｌにカ
バーされ、かつ打ち消されることになって、＋ｉｆ記第
１のゲート酸化膜３に近付いた部分、換言すると、チャ
ネル領域近傍の゛ｈ導体基板！の表面部分には、２ｘ　
１０”ｃｍ−２の不純物がイオン注入され、面記素子間
分ｌ！！領域２までの残りの部分には、　４Ｘ　１０１
１０ｌ５”の不純物がイオン注入されることになる。

なお、この第１図（Ｃ）では、最初の不純物注入層７ａ
を比較的浅く形成させ、次の不純物注入層７ｂをこれよ
りも深く形成させるように表わしているが、これは、こ
れらの両層を図中で区分するためであって、このように
一方のみを浅く（または深く）注入形成させる必要はな
い。

また引き続いて、同第２図（ｄ）に示すように。

前記不純物注入層７ａ、７ｂを約９００℃程度の温度で
約３０分間熱処理することにより注入された砒素を拡散
させて、ソース領域、およびドレイン領域となるそれぞ
れの不純物拡散層７を形成させるが、このように拡散さ
れた状態では、不純物の横方向への拡がりが、両領域側
共、はズ均等になされ、結果的には、これらの谷不純物
拡散層７をして、左右対称に形成させ得るのであり、こ
れによって前記した浮遊ゲート？ｆｆ棒４と各不純物拡
散ＩＭ７どの間のオーバーラツプＩＪが乎均化され、そ
のミラー８瞳も変化しない。

さらに、その後、同第１図（ｅ）に示すように、これら
のＦ二によく知られている通り層間絶縁膜となるＰＳＧ
ｌｌＱ８を堆積させ、かつこのＰＳＧ膜８にコンタクト
ホールを開「１させた上で、このコンタクトホールを通
しアルミ配線層９をパターン形成させて不純物拡散層７
に接続させると共に、これらを表面保護膜としてのバッ
シベーシミ１ンｌｌｌ２ＩＯにより外部から保護するの
であり、このようにして。

所期のＭ（１５メモリトランジスタを構成させるのであ
る。

従って、１′１１記のようにして形成される丼不純物拡
散層、つまり、ソース領域、およびドレイン領域をイ１
−するＭＯＳメモリトランジスタでは、これらのソース
領域、およびドレイン領域か、相〃にはｙ対称的に形成
されるので、前記した従来例の場合とは兄なって、第３
図でのＡの特性に見られるように、そのトランジスタ特
性、特に、占き込み特性を効果的に向上させ、かつ゛ト
均化し得るのである。

なお、前記実施例方法においては、半導体基板面を露出
させた状態で不純物を注入させるようにしているが、酸
化膜を通して注入させてもよく、かつ不純物の種類につ
いても、必要に応じて任意に選択使用し得る。また、レ
ジスト層を除去してから不純物注入をなすようにしてい
るが、必ずしもこれに限定されず、ゲート電極に多結晶
シリコノ膜を用いているが、その他の導電性膜であって
もよい。そして、不純物の注入角度が約７°程度である
場合について述べたが、」↓板の垂直方向に対しておｉ
よそ３°以ト（基板面に対して８７°以下）であれば、
同様な作用、効果が得られる。

そしてまた、前記実施例方法では、２層ケート電極構造
のＭＯＳメモリトランジスタに適用する場合について述
べたが、不純物拡散層が浅いときには、通常の１層ケー
ト電極構造のＭＯＳメモリトランジスタにも通用して、
同様な作用、効果か１１？られる。

（発明の効果〕以ト詳述したように、この発明方法によれば、′＃導体
基板の１ｉ面上にあって、まず、少なくともゲート絶縁
膜、このケート絶縁膜上に導電性膜を順次選択的に形成
して、ソース、ドレイン対応部分を直接、または絶縁膜
を介して間接的に露出させ、ついで、゛ｒ二導体基板面
に対し所定の角度範囲だけ傾斜させた方向のソース、ま
たはドレインの何れか一方の側から、ソース、ドレイン
対応部分に対し、かつ他方の側から、ソース、ドレイン
対応部分に対し、それぞれ各別に不純物をイオン注入し
たトで、この注入されたイ・鈍物を拡散して、ソース領
域、ドレイン領Ｉ！、ｉとなるそれぞれの不純物拡散層
を形成させるようにしたから、これらの各不純物拡散層
を効果的に左右対称化できるもので、従来の方法でのよ
うに、それぞれの不純物拡散層の左ｔｉ非対称化に伴っ
て生ずるトランジスタ特性の変動を改遇し得て、特に、
ｒＩＦき込み特性のＩｒ１１　Ｌかｉ（能になり、゛Ｐ
均化されたバラツキの少ない装置構成を提供できると共
に、製造自体も比較的捕虫で容易に実施し得るなどの優
れた特長を有する乙のである。

【図面の簡単な説明】

第１図（ａ）ないしくｅ）はこの発明方法を適用したＭ
ＯＳメモリトランジスタの形成方法の主要な形成段階を
工程順に模式的に示すそれぞれに断面説明図であり、ま
た、第２図（ａ）ないしくｃ）は従来例力性による同Ｆ
ＭＯＳメモリトランジスタの形成方法の１要な形成段階
を工程順に模式的に示すそれぞれに断面説明図であり、
さらに、第３図はアバランシ工注大型の不揮発性ＭＯＳ
メモリトランジスタでのデータ情報の古き込み特性を示
すグラフである。ｌ・・・・シリコン半導体基板、２・・・・フィールド
酸化膜、３ａ・・・・第１の酸化膜、３・・・・パター
ニング後の第１のゲート酸化膜、４ａ・・・・第１の多
結晶シリコン膜、４・・・・パターニング後の浮遊ゲー
ト電極、５ａ・・・・第２の酸化膜、５・・・・バター
ニング後の第２のゲート酸化膜、６ａ・・・・第２の多
結晶シリコン膜、６・・・・バターニング後の制御ゲー
ト電極、７ａ・・・・一方の側からの注入による不純物
注入層、７ｂ・・・・他方の側からの注入による不純物
注入層、７・・・・不純物拡散層、８・・・・ｐｓｃ膜
、９・・・・アルミ配線層、！０・・・・バッジベージ
ジン膜、１１・・・・バターニングされたレジスト層、
１２ａ・・・・斜め方向にされた一方の側から注入され
る砒素（不純物）、＋２ｂ・・・・斜め方向にされた他
方の側から注入される砒素（不純物）、目ａ、ｌ：ｌｂ
・・・・オフセット領域。代理人　　　大　　　岩　　　増　　　雄↓眼　　　　
− よぐ

Claims

【特許請求の範囲】

　半導体基板の一主面上に、少なくともゲート絶縁膜、
このゲート絶縁膜上に導電性膜を順次選択的に形成して
、ソース、ドレイン対応部分を直接、または絶縁膜を介
して間接的に露出させる工程と、前記半導体基板面に対
し所定の角度範囲だけ傾斜させた方向のソース、または
ドレインの何れか一方の側から、前記ソース、ドレイン
対応部分に対し、また、他方の側から、前記ソース、ド
レイン対応部分に対し、それぞれ各別に不純物をイオン
注入する工程と、前記注入された不純物を拡散して、ソ
ース領域、ドレイン領域となるそれぞれの不純物拡散層
を形成させる工程とを含むことを特徴とする半導体装置
の製造方法。