JPH01309160A - 信号入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、中央処理装置（ＣＰＵ）をもつ各種電子装
置において、外部からの入力信号の状態変化を割込要求
信号として中央処理装置へ送ることのできる信号入力装
置に関するものである。

［従来の技術］ 第４図は例えば特公昭６３−８３０号公報に示された従
来の信号入力装置を示す回路図であり、図において、１
−１〜１−ｎはそれぞれオン、オフの入力信号Ｓ工□〜
Ｓ工。を生成する入力接点、２−１〜２−ｎはそれぞれ
入力信号Ｓ工□〜Ｓ工。を供給される入力端子、３−１
〜３−　ｎはそれぞれ入力信号Ｓ工、〜Ｓ、□をラッチ
するラッチ回路、４はそれぞれ一定の周期で発振してい
る発振回路であり、この発振回路４が一定間隔で入力信
号ＳＩＬ〜ＳＸ。をラッチするラッチ信号ＳＬをラッチ
回路３−１〜３−ｎへ供給することにより、ラッチ回路
３−１〜３−ｎは、それぞれ入力信号Ｓ、工〜ＳＩｎを
ラッチしてラッチ出力信号ＳＬ□〜ＳＬｎを出力する。

また、５−１〜５−ｎはラッチ出力信号ＳＬ□〜Ｓ、、
。を微分する微分回路で、各微分回路５−１〜５−ｎは
、それぞれ、ラッチ出力信号ＳＬ□〜Ｓｕｎを遅延する
遅延回路６−１〜６−ｎと、ラッチ出力信号ＳＬ工〜Ｓ
Ｌｎおよび遅延回路６−１〜６−ｎからの遅延出力信号
ＳＥ工〜ＳＥｎを入力とするエクスクル−シブ・オア（
排他的論理和）回路７−１〜７−ｎとにより構成されて
いる。

さらに、８はエクスクル−シブ・オア回路７−１〜７−
ｎの出力である微分出力信号ｓＤ工〜ｓｏｎを入力とす
るオア回路で、中央処理装置（図示せず；以下ＣＰＵと
いう）へ割込要求信号ｓＲを出力するものである。９−
１〜９−ｎはラッチ出力信号ＳＬ工〜ＳＬｏとＣＰＵか
らのアドレス信号ＳＡとを入力とするアンド回路で、Ｃ
ＰＵに対し出力信号Ｓ。、〜Ｓｏｎを出力するものであ
る。

次に動作について説明する。入力信号Ｓ１１〜ＳＩｎの
いずれかが、”　１　”（Ｈｊ、ｇｈ）から“０”（Ｌ
ｏｗ）へ、もしくは“Ｏｒｐから“１″へ状態変化する
と、ラッチ回路３−１〜３−ｎは、その変化をラッチ信
号Ｓ、によってラッチする。そして、微分回路５−１〜
５−ｎは、遅延回路６−１〜６−ｎで遅延した遅延出力
信号ＳＥ工〜Ｓ＋：ｎ（ラッチ前の変化していない入力
信号）とラッチ出力信号ＳＬ工〜ＳＬｏとをエクスクル
−シブ・オア回路７−１〜７−ｎで比較し、変化のあっ
た入力信号に接続されている微分出力信号ＳＤ工〜ｓｏ
ｎをＩＩ　Ｉ　＋＋にする。

この結果、オア回路８は、割込要求信号ｓＲを“１″に
する。

そして、割込要求信号ｓＲがＬＬ　Ｏ＋＋から′１″に
なると、ＣＰＵは信号入力装置に割り付けられたアドレ
ス信号をＬＬ　Ｉ　＋＋にするので、アンド回路９−１
〜９−　ｎは、ラッチ出力信号Ｓ　ＬＬ　−Ｓ　Ｌｎの
状態をそのまま出力信号Ｓｏ工〜ＳｏｎとしてＣＰＵに
対して出力する。

［発明が解決しようとする課題］ 従来の信号入力装置は以上のように構成されているので
、例えば各種電子装置の仕様や入力信号の種類によって
は、入力信号に状態変化があっても割込要求を必要とし
ない場合や、ＩＩ　ＯＩＩからＩｔ　Ｉ　＋＋への変化
の時だけ割込要求が必要でＬＬ　Ｉ　＋＋から＃　Ｏ＋
＋への変化の時にはＣＰＵに知らせる必要がない場合な
どに対応できる機能をそなえていない問題点があった。

この発明は上記のような課題を解消するためになされた
もので、入力信号に状態変化があれば割込要求を行なう
場合と、１１０　＋＋から１７１　ＩＴへの変化の時だ
け割込要求を行なう場合と、状態変化があっても割込要
求を行なわない場合との３通りの機能を各入力信号ごと
に自由に機能選択できる信号入力装置を得ることを目的
とする。

［課題を解決するための手段］ この発明に係る信号入力装置は、各微分回路を構成する
遅延回路に、割込条件選択信号を受けると遅延動作をリ
セットする機能をそなえるとともに、上記の各微分回路
からの微分出力信号を記憶してオア回路および各アンド
回路へ出力する一方で割込禁止信号を受けると記憶内容
をリセットされる複数の記憶回路をそなえたものである
。

［作　　　用］ この発明における信号入力装置では、割込条件選択信号
および割込禁止信号をいずれも無意とすれば、入力信号
に状態変化があれば割込要求が行なわれ、割込条件選択
信号を有意とすることにより、入力信号が立上り変化す
る時だけ割込要求が行なわれ、さらに割込禁止信号を有
意にすることにより、状態変化があっても割込要求が行
なわれない。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による信号入力装置を示す回路
図であり、図中、第４図と同一の部分には同一の符号が
付しであるので、その説明は省略する。

第１図において、１０−１〜１０−ｎは従来と同様にそ
れぞれラッチ回路３−１〜３−ｎからのラッチ出力信号
ＳＬＩ〜ＳＬｎを遅延するものであるが、本実施例では
、発振回路４からのラッチ信号Ｓ、、をトリガ入力とじ
ＣＰＵからの割込条件選択信号Ｓ０１〜Ｓｅｎをリセッ
ト入力としており、割込条件選択信号Ｓｃ工〜ｓｅｎを
受けると遅延動作をリセットする機能を有している。

また、１１−１〜１１−ｎは記憶回路で、これらの記憶
回路１１−１〜１１−ｎは、それぞれ、微分回路５−１
〜５−ｎからの微分出力信号ＳＤ工〜ｓｏｎを記憶して
オア回路８および各アンド回路９−１〜９−ｎ、へ出力
する一方で、微分出力信号ＳＤ工〜ｓｏｎをトリガ入力
としＣＰＵからの割込禁止信号ＳＨ１〜ＳＨｎをリセッ
ト入力としており、割込禁止信号ＳＨ工〜ＳＨｎを受け
るとその記憶内容をリセットされるものである。

次に、本実施例の装置の動作について説明する。

割込要求を必要としない場合には、ＣＰＵは割込禁止信
号ＳＨ工〜ＳＨｎを有意にすることにより、記憶回路１
１−１〜１１−ｎはリセット状態となり、どのような入
力状態変化があっても、その記憶出力信号Ｓｕ工〜Ｓｕ
ｎつまりオア回路８への入力信号はすべて無意になり、
割込要求信号ｓＲは有意にならないので、割込要求の発
生をなくすことができる。一方、割込要求を必要とする
場合には、ＣＰＵは割込禁止信号ｓＨ工〜ｓｕｎを無意
にすることにより、記憶回路１１−１〜１１−ｎは、エ
クスクル−シブ・オア回路７−１〜７−ｎの出力信号（
微分出力信号）Ｓｎｘ〜Ｓｏｎが１１０　ＩＩから′１
″へ変化すれば、記憶出力信号ＳＵＬ〜Ｓｕｎを有意に
することができるので、割込要求信号ＳＲを有意にする
ことができる。

ついで、第２図（ａ）〜（ｇ）、第３図（ａ）〜（ｇ）
により、割込が発生するための入力状態変化の条件を選
択できることについて説明する。

第２図（ａ）〜（ｇ）は、割込条件選択信号を無意にし
た場合のタイミングチャートに相当し、図において、入
力信号ＳＩ工〔第２図（ａ）〕がまずＩｔ　Ｏ１１から
ＩＩ　１１１へ変化すると、その変化がラッチ信号ＳＬ
（第２図（ｂ）〕でラッチ回路３−１にラッチされ、ラ
ッチ出力信号ｓＬよ〔第２図（Ｃ）〕が変化する。

今、遅延回路１０−１の遅延時間をＴとすると、遅延出
力信号ＳＦよ〔第２図（ｄ）〕が時間Ｔだけ遅れて変化
するため、微分出力信号５Ｄ１（第２図（ｅ）〕はパル
ス幅Ｔのパルスとなり、この立上りエツジを利用して記
憶回路１１−１は記憶出力信号ＳＵ工〔第２図（ｆ）〕
を有意にし、オア回路８からの有意となった割込要求信
号ｓＲがＣＰＵへ送られる。

これに対応して、ＣＰＵは、直ちにアドレス信号ｓＡを
出力し、アンド回路９−１のゲートをあけデータを読み
取り、割込禁止信号Ｓ、よ〔第２図（ｇ）〕をパルスに
して送って記憶回路１１−１をリセットし記憶出力信号
Ｓυ、を無意として、次の状態変化を待つ状態にする。

次に、入力信号ＳＩ、が１１１　ＩＴから′０″へ変化
すると、同じくラッチ信号ＳＬによってその変化がラッ
チ出力信号ＳＬｉに表われ、さらに時間Ｔだけ遅れて遅
延出力信号ＳＦｘにも表われる。この結果、微分出力信
号ＳＤｓはパルス幅Ｔのパルスになり、割込要求信号Ｓ
ＲがＣＰＵに送られる。そして、ＣＰＵは、前述と同様
にしてデータ読み出しと記憶回路１１−１のリセットを
行なう。即ち、割込条件選択信号Ｓｃ工〜ＳＣｎを無意
にした場合は、入力状態変化があるごとにＣＰＵに対し
て割込要求信号ＳＲが発生する。

さらに、第３図（ａ）〜（ｇ）は、割込条件選択信号を
有意にした場合のタイミングチャートに相当し、図にお
いて、入力信号Ｓ工、〔第３図（ａ）〕に変化があると
その変化がラッチ信号ＳＬ（第３図（ｂ）〕でラッチ回
路３−１にラッチされ、ラッチ出力信号Ｓ、工〔第３図
（Ｃ）〕が変化する。一方、遅延回路１０−１は、割込
条件選択信号Ｓｃ工によってリセット状態であり、その
遅延出力信号ＳＦ１〔第３図（ｄ）〕は無意のままであ
る。この結果、微分出力信号５ｏ１（第３図（ｅ）〕は
、ラッチ出力信号ＳＬ□と同じ信号が出力されることに
なる。従って、入力信号ＳＩｔが１１０１１から１４１
１３へ変化した場合には、この立上りエツジを利用して
記憶回路１１−１は記憶出力信号Ｓυ、〔第３図（ｆ）
〕を有意にし、オア回路８からの有意となった割込要求
信号ｓＲがＣＰＵへ送られ、これに対応して、ＣＰＵは
、第２図の場合と同様に、直ちにアドレス信号ＳＡを出
力し、アンド回路９−１のゲートをあけデータを読み取
り、割込禁止信号Ｓ、工〔第３図（ｇ）〕をパルスにし
て送って記憶回路１１−１をリセットし記憶出力信号Ｓ
υ□を無意として、次の状態変化を待つ状態にする。一
方、入力信号ＳＩＬがＩｔ　ｌ　＋＋からＯ”へ変化し
た場合には、立上りエツジではないので１割込要求信号
は発生しない。即ち、割込条件選択信号ＳＣｘを有意に
した場合は、Ｌｔ　Ｏ＋＋からＩＩ　１　＋＋への入力
状態変化があった場合のみ、ＣＰＵに対して割込要求信
号ＳＲが発生する。

このように、本実施例によれば、■入力信号Ｓ工□〜Ｓ
Ｉｎに状態変化があれば割込要求を行なう場合、■″０
″″からｒｒ　１　ｎへの変化の時だけ割込要求を行な
う場合、■状態変化があっても割込要求を行なわない場
合の３通りの機能を各入力信号ｓＩ□〜ＳＩｎごとに自
由に機能選択できるのである。

なお、上記実施例では、リセット入力をそなえた遅延回
路１０−１〜１０−ｎを用いた場合について説明したが
、遅延回路として、ラッチ信号をトリガ入力とするりセ
ット機能付きＤ−フリップフロップを用いても、上記実
施例と同様の効果を奏する。ただし、このときの遅延時
間はランチ信号の周期と一致する。

また、上記実施例では、微分出力信号ＳＤ１〜ｓｏｎの
立上りエツジで有意信号を出力するリセット機能付きの
記憶回路を用いた場合について説明したが、記憶回路と
して、データ入力をプルアップしたリセット機能付きＤ
−フリップフロップを用いても、上記実施例と同様の効
果を奏する。

［発明の効果］ 以上のように、この発明によれば、各微分回路を構成す
る遅延回路に割込条件選択信号で遅延動作をリセットす
る機能をそなえるとともに、各微分回路からの微分出力
信号を記憶してオア回路および各アンド回路へ出力する
一方で割込禁止信号によりリセットされる複数の記憶回
路をそなえたので、入力信号に状態変化があっても割込
要求を必要としない場合や、入力信号が立上り変化する
時だけ割込要求を必要とする場合や、入力状態変化の度
に割込要求を必要とする場合の３通りに対応して割込条
件選択信号や割込禁止信号を有意／無意にすることによ
り、必要に応じた割込要求信号を発生することができる
優れた効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による信号入力装置を示す
回路図、第２図（ａ）〜（ｇ）および第３図（、−１）
〜（ｇ）はいずれも本実施例の装置の動作例を説明する
ためのタイミングチャート、第４図は従来の信号入力装
置を示す回路図である。 図において、３−１〜３−　ｎ−ラッチ回路、５−１〜
５−ｎ・・・微分回路、７−１〜７−　ｎ　−エクスク
ル−シブ・オア（排他的論理和）回路、８・−・オア回
路、９−１〜９−　ｎ−・−アンド回路、１０−１〜１
０−ｎ・・−遅延回路、１１−１〜１１−ｎ・・・記憶
回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。

Claims (1)

【特許請求の範囲】
1. 発振回路から出力されるラッチ信号によって外部からの
   複数の入力信号をそれぞれに対応してラッチする複数の
   ラッチ回路と、各ラッチ回路からのラッチ出力信号をそ
   れぞれ微分する複数の微分回路と、上記複数の微分回路
   からの微分出力信号の論理和をとって割込要求信号とし
   て出力するオア回路と、所定のアドレス信号と上記の各
   ラッチ出力信号との論理積をとって出力する複数のアン
   ド回路とをそなえてなる信号入力装置において、上記の
   各微分回路が、上記の各ラッチ回路からのラッチ出力信
   号を遅延する一方で割込条件選択信号を受けると遅延動
   作をリセットされる遅延回路と、上記の各ラッチ回路か
   らのラッチ出力信号と上記の各遅延回路からの遅延出力
   信号との排他的論理和をとる排他的論理和回路とをそな
   えて構成されるとともに、上記の各微分回路からの微分
   出力信号を記憶して上記のオア回路および各アンド回路
   へ出力する一方で割込禁止信号を受けると記憶内容をリ
   セットされる複数の記憶回路がそなえられたことを特徴
   とする信号入力装置。