JPH01309509A

JPH01309509A - Ｊｋフリップフロップ回路

Info

Publication number: JPH01309509A
Application number: JP63139469A
Authority: JP
Inventors: Kunihiko Miyahara; 宮原　邦彦
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1988-06-08
Filing date: 1988-06-08
Publication date: 1989-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ＪＫフリップフロップ回路に関し、詳しく
は、多段接続型のＪＫフリップフロップにおいてその接
続段数を選択的に吸収することができるようなＪＫフリ
ップフロップ回路に関する。

［従来の技術］ＩＣテスター等のパターン発生器では、高速なパターン
データの発生が要求されるが、このような場合に、ＪＫ
フリップフロップで構成されるレジスタ等を複数段従属
接続してパターンメモリ等に対してパイプライン制御に
よりパターンデータの書込みアドレス情報の高速な送出
やパターンメモリからのデータの高速な読出しが行われ
る。しかし、ＣＰＵ（マイクロプロセッサ）側からパタ
ーンメモリへのパターンデータの格納を行う場合には、
ＣＰＵからのアクセスに応じてデータがバスを介して低
速で送り込まれるために、前記のような従属接、続した
複数のレジスタを介してパ９−ンデータをパターンメモ
リに送っていたのでは制御が繁雑となる。そこで、この
ようなときにはレジスタ接続段数を吸収する方法が採ら
れている。

すなわち、複数段のレジスタよりなるパイプライン段数
が動作モードに応じてセレクタにより切換えられ、その
一部が吸収されるような制御がなされる。

［解決しようとする課題］このようにパイプライン接続段数をセレクタを介して選
択的に切換える方式では、取り扱うビット幅が大きくな
ると、セレクタ側の選択ゲート数が多くなり、回路構成
やタイミング制御が複雑化する欠点がある。

また、パイプラインを構成するレジスタがＪＫフリップ
フロップであるときには、入力データを保持するため、
入力データかセット或いはリセットされる安定状態にな
るまでの動作時間か必要てあり、人力トリガ信号に対し
てその出力Ｑ（或いは出力ａ）か発生するまでに時間遅
れか生しる。

この発明は、このような問題点を解決でき、パイプライ
ン制御に適するＪＫフリップフロップ回路を提供するこ
きを目的とする。

［課題を解決するための手段］このような目的を達成するためのこの発明におけるＪＫ
フリップフロップ回路の構成は、入力信シ３・を出力側
に通過させるゲート回路をＪＫフリップフロップに設け
て、外部からの制御信号によりＪＫフリップフロップと
ゲート回路とのいずれが一方を選択的に動作させるもの
である。

［作用コこのようにＪＫフリップフロップに入力化けを通過させ
るゲート回路を設けて、それを外部からの制御で選択で
きるようにしているので、入力信号を出力側に直接送る
ことができ、セレクタで選択する場合上界なり、信けを
通過させる場合のゲート数も少なくできる。したがって
、入力信号が出力側に発生するまでの動作遅れかはとん
となく、通過状態におけるＪＫフリップフロップの動作
をほとんど無視することができる。

その結果、パイプライン制御等のレジスタなどに使用し
た場合に、その段数調整がし易く、セレクタ等を用いて
複雑な回路を構成しないで済み、その段数制御が簡単と
なる。

［実施例コ以下、この発明の一実施例について図面を用いて詳細に
説明する。

第１図は、この発明のＪＫフリップフロップ回路を適用
した一実施例のブロック図であり、第２図は、その動作
を示すテーブル、第３図は、前記ＪＫフリ、プフロップ
回路からなるレジスタを従属接続した場合の使用例の説
明図である。

第１図において、１０は、いわゆるＲ３Ｔタイフッフリ
、プフロップを構成しているフリップフロップ部であっ
て、Ｑ出力論理回路部１４とａ出力論理回路部１８とか
らなる。Ｑ出力論理回路部１４は、２つの３人力ＡＮＤ
回路１１．１２と、これらの出力を受け、Ｑ出力を発生
する３人力Ｎ０Ｒ１路１３とから構成されていて、ａ出
力論理回路部１８は、２つの３人力ＡＮＤ回路１５．１
６と、これら出力を受け、ａ出力を発生する３人力ＮＯ
Ｒ回路１７から構成されている。そして、これら論理回
路部のそれぞれの出力側が相手方の一方の入力側にけさ
がけ接続されてフリップフロップを構成している。

ここで、ＮＯＲ回路１３．１７は、従来のものでは、２
人力であるが、入力信号を通過させて出力させるために
３人力回路とされていて、第３の入力にそれぞれＮＯＲ
回路１，２の出力がそれぞれに加えられている。また、
ＡＮＤ回路１１，１２．１５．１６もそれぞれ従来のも
のでは、２人力であるが、通過出力（スルー出力）を発
生させる際に、フリップフロップ部１０の動作をロック
するために３人力回路とされていて、それぞれの第３の
人力には、コントロール端子６から入力されるコントロ
ール信号（ＣＯＮＴ）がイン／＜　　９３を介して加え
られる。また、クロック端子７には、クロック信号（Ｃ
ＬＫ）が入力され、これがＡＮＤ回路１２．１６の入力
側に加えられる。さらに、σ出力論理回路部１８のＡ　
Ｎ　Ｉ）回路１５゜１６には従来の回路と同様にクリア
端子８からクリア信号（ＣＬＲ）が加えられるようにな
っている。

ＮＯＲ回路１は、２人力であって、その一方にＪ入力信
号が入力端子９ｂを介して加えられ、他方の入力にはコ
ントロール信号をインバータ３を介して受ける。その結
果、このコントロール信号によりＪ入力信号がゲートさ
れる。

ＮＯＲ回路２も２人力であって、その−・方にはに入力
１１１号が端子９ａを介して加えられ、他方の入力には
コントロール信号をインバータ３を介して受けてこのコ
ントロール信号によりに人力４Ｎ　”’Ｊがゲートされ
る。

ＮＡＮＤ回路４，５は、それぞれフリップフロー〇− ノブ部１０に対するＪＫフリップフロップを構成するた
めのゲート回路であって、従来のものと同様に、ＮＡＮ
Ｉ）回路４は、その３人力に出力Ｑとに入力漬けとクロ
ック信号とがそれぞれ人力され、ＮＡＮＤＡＮＤ回路そ
の４人力に出力ａとＪ入力信号とりＣ１’ｙり信号とク
リア信号とがそれぞれ入力される。

次に、その動作について説明する。

■コントロール信号がＬＯＷレベル（以下“Ｌ”）又は
“０”のとき。

このときには、インバータ３の出力がＨＩＧＨレベル（
以下“Ｈ”）となり、ＡＮＤ回路１１゜１２．１５．１
６に加えられる３人力信号の１つが“Ｈ”となるため、
フリップフロップ部１０は、従来の２人力構成のフリッ
プフロップと同様な動作をする。また、Ｎ０ＲＮ路１，
２の一方の入力がインバータ３の出力“Ｈ”を受けるた
め、この出力が“Ｌ”に固定され、ＮＯＲ回路１３．１
７の入力の１つが°“Ｌ”となったままとなり、その入
力を無視できるため、これらＮＯＲ回路１３゜１７は、
このとき従来のＪＫフリップフロップと同様な２人力Ｎ
ＯＲ回路となる。

その結果、このＪＫフリップフロップ回路は、従来と同
様にクロック信号の立下がりエツジ部分で動作するＪＫ
フリップフロップとなる。

■コントロール信号が“Ｈ”又は１”のとき。

このときには、インバータ３の出力が“１１．ＴＩとな
り、ＡＮＤ回路１１，１２，１５．１６に加えられる３
人力信号の１つが“Ｌ”となるため、フリップフロップ
部１０の各ＡＮＤ回路の出力信号が°“Ｌ”にロックさ
れる。その結果、ＮＯＲ回路１３．１７の出力は、それ
ぞれＮＯＲ回路回路２の出力で決定される。

一方、ＮＯＲ回路１，２は、その一方の入力がこのとき
“Ｌ　１１となるため、入力側であるＪ信号又はに信号
の“Ｌ゛、°“Ｈ”に応じてこれが反転されて出力され
、その出力が”Ｈ゛、“Ｌ′に変化する。その結果、Ｎ
ＯＲ回路１３．１７の出力としては、ＮＯＲ回路１，２
の出力が反転されて現れ、入力端のＪ信号又はに信号が
そのまま出力されることになる。

以上の動作関係を丞すのが第２図である。なお、第２図
において、↓は、クロック信号の立下がり状態を示し、
Ｑｏ、（２ｏは、それぞれ１つ前のＱ。

ａの出力状態を、×は、状態が決定されていないことを
、そして、トグルは、クロック信号の入力に応じて出力
状態が反転し、ばたばたすることを意味している。

第３図は、第１図に示すＪＫフリップフロップ回路がＪ
Ｋフリップフロップ２０として複数個配列されてなるレ
ジスタ２１．２２．　　・・・、２９であって、それぞ
れのレジスタのＪＫフリップフロップ回路２０は、他の
ＪＫフリップフロップ回路２０と縦に接続されている。

そして、各ＪＫフリップフロップ回路２０のコントロー
ル端子（ＣＯＮＴ）に外部からコントロール信号を入力
し、このコントロール信号を“Ｈ”とすることにより、
入力信号を直接出力側に送ることができ、その段の動作
を無視して人力信号を通過させることができる。その結
果、パイプライン段数を吸収するには、単に、レジスタ
の各ＪＫフリップフロップ回路２０のコントロール信号
をすべて“Ｈ”に制御するたけで済む。

なお、コントロール信号が°Ｈ”のときのスルー出力の
場合に、入力側から出力に抜けるゲートの数が第１図に
示すように２ゲートであるため、入力と出力との信号の
時間遅れがほとんど生じない。

以上説明してきたが、実施例では、エツジトリガ方式の
ものを説明しているが、これは、マスタースレーブ方式
のものにも適用できる。また、負論理ＡＮＤ回路等を用
いて立上がりトリガによるフリップフロップ回路として
もよいことはもちろんであり、この発明は、実施例に示
した回路の限定されるものではない。

［発明の効果］以上の説明から理解できるように、この発明にあっては
、ＪＫフリップフロップに入力信号を通過させるゲート
回路を設けて、それを外部からの制御で選択できるよう
にしているので、入力信号を出力側に直接法ることがで
き、セレクタで選択する場合と異なり、イ１Ａ壮を通過
させる場合のゲート数も少なくてきる。したかって、入
力信号が出力（１１！ｌに発生するまでの動作遅れかは
とんとなく、通過状態におけるＪＫフリップフロップの
動作をほとんど無視することができる。

その結果、パイプライン制御等のレジスタなとに使用し
た場合に、その段数調整がし易く、セレクタ等を用いて
複雑な回路を構成しないで済み、その段数制御が簡単と
なる。

【図面の簡単な説明】

第１図は、この発明のＪＫフリップフロップ回路を適用
した一実施例のブロック図、第２図は、その動作を示す
テーブル、第３図は、前記ＪＫフリップフロップ回路か
らなるレジスタを従属接続した場合の使用例の説明図で
ある。１．２・・・ＮＯＲ回路、３・・・インバータ、４．５
・・・ＮＡＮＩ）回路、６・・・コントロール信号、１
０・・・フリップフロ、ブ部、１１．１２，１５．１６・・・ＡＮＤ回路、１３．１７
・・・ＮＯＲ回路、１４・・・Ｑ出力部、１８・・・ａ
出力部、２０・・・ＪＫフリップフロップ回路、２１，
２２，２３．２９・・・レジスタ。

Claims

【特許請求の範囲】

（１）入力信号を出力側に通過させるゲート回路をＪＫ
フリップフロップに設けて、外部からの制御信号により
前記ＪＫフリップフロップと前記ゲート回路とのいずれ
か一方を選択的に動作させることを特徴とするＪＫフリ
ップフロップ回路。