JPH03184175A - 複合トランスファースイッチのシミュレーション方式 - Google Patents
複合トランスファースイッチのシミュレーション方式Info
- Publication number
- JPH03184175A JPH03184175A JP1324340A JP32434089A JPH03184175A JP H03184175 A JPH03184175 A JP H03184175A JP 1324340 A JP1324340 A JP 1324340A JP 32434089 A JP32434089 A JP 32434089A JP H03184175 A JPH03184175 A JP H03184175A
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- JP
- Japan
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- transfer switch
- transfer
- delay
- switches
- wired element
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- Pending
Links
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複合トランスファースイッチのシミュレーショ
ン方式、特に、ＭＯ８回路を含むゲートレベルの複合ト
ランスファースイッチのシミュレーション方式に関する
。
ン方式、特に、ＭＯ８回路を含むゲートレベルの複合ト
ランスファースイッチのシミュレーション方式に関する
。
近年の半導体技術の進歩に伴い、ＬＳＩの規模が増大し
その応用分野も急激に広がりつつある。
その応用分野も急激に広がりつつある。
また、ＬＳＩの製造形態も少品種多量生産から多品種少
量生産へと移行し、製品のライフサイクルも短かくなり
つつある。
量生産へと移行し、製品のライフサイクルも短かくなり
つつある。
これに伴い、以前にも増して必要な機能を早く、かつ正
しく実現できる設計支援システムが必要不可欠となって
きている。
しく実現できる設計支援システムが必要不可欠となって
きている。
このため、実際のＬＳＩを製造する前に論理。
タイミング検証を実行する論理シミュレータが開発され
、活用されている。
、活用されている。
また、ＭＯ３回路技術の発展に伴い、トランスファース
イッチ（ＭＯＳスイッチ）の正確なシミュレーションが
要求されている。
イッチ（ＭＯＳスイッチ）の正確なシミュレーションが
要求されている。
一般に、トランスファースイッチはＭＯ３回路に多用さ
れており、複数のトランスファースイッチがまとまって
、１つの論理回路を構成する。
れており、複数のトランスファースイッチがまとまって
、１つの論理回路を構成する。
従来の複合トランスファースイッチのシミュレーション
方式では、遅延情報は個々のトランスファースイッチに
付与され、各トランスファースイッチ毎に入力状態値か
ら出力状態値を演算し、遅延情報を付加しながら接続先
へ出力状態値を伝搬していく。
方式では、遅延情報は個々のトランスファースイッチに
付与され、各トランスファースイッチ毎に入力状態値か
ら出力状態値を演算し、遅延情報を付加しながら接続先
へ出力状態値を伝搬していく。
上述した従来の複合トランスファースイッチのシミュレ
ーション方式は、個々のトランスファースイッチ毎に演
算し出力状態を決定するので、演算に多大な時間を要し
、また個々のトランスファースイッチに遅延を持たせて
いるので、実際には発生しないグリッチノイズを検出す
る場合があるという欠点があった。
ーション方式は、個々のトランスファースイッチ毎に演
算し出力状態を決定するので、演算に多大な時間を要し
、また個々のトランスファースイッチに遅延を持たせて
いるので、実際には発生しないグリッチノイズを検出す
る場合があるという欠点があった。
〔課題を解決するための手段〕
本発明のトランスファースイッチのシミュレーション方
式は、縦続接続されたトランスファースイッチ群を１つ
の零遅延のトランスファースイッチと前記トランスファ
ースイッチ群のゲート入力の論理積を演算し前記トラン
スファースイッチのゲト入力に入力する零遅延のコント
ロールゲートに変換する縦続接続トランスファースイッ
チ変換手段と、並列接続されたトランスファースイッチ
群の出力のワイヤード演算を行う有遅延のワイヤード素
子を生成する並列接続トランスファースイッチ変換手段
を含んで構成される。
式は、縦続接続されたトランスファースイッチ群を１つ
の零遅延のトランスファースイッチと前記トランスファ
ースイッチ群のゲート入力の論理積を演算し前記トラン
スファースイッチのゲト入力に入力する零遅延のコント
ロールゲートに変換する縦続接続トランスファースイッ
チ変換手段と、並列接続されたトランスファースイッチ
群の出力のワイヤード演算を行う有遅延のワイヤード素
子を生成する並列接続トランスファースイッチ変換手段
を含んで構成される。
次に本発明の実施例について、図面を参照して説明する
。
。
第１図は本発明の一実施例を示す論理回路図である。
第１図（ａ）はシミュレーション対象回路、第１図（ｂ
）はシミュレーション回路、１１，１４．１６．１８は
トランスファースイッチ、１２．１９はワイヤード素子
、１３，１５．１７はコントロール素子、１０１はデー
タ入力、１０２，１０３，１０４は縦続接続トランスフ
ァースイッチコントロール信号群、１０５は出力である
。
）はシミュレーション回路、１１，１４．１６．１８は
トランスファースイッチ、１２．１９はワイヤード素子
、１３，１５．１７はコントロール素子、１０１はデー
タ入力、１０２，１０３，１０４は縦続接続トランスフ
ァースイッチコントロール信号群、１０５は出力である
。
シミュレーション対象実回路［第１図（ａ〉１ではデー
タ人力１０１を縦続接続トランスファースイッチコント
ロール信号群１０２，１０３，１０４により制御し、出
力１０５を得る。
タ人力１０１を縦続接続トランスファースイッチコント
ロール信号群１０２，１０３，１０４により制御し、出
力１０５を得る。
シミュレーション回路［第１図（ｂ〉１では縦続接続ト
ランスファースイッチコントロール信号群１０２．１０
３，１０４毎にコントロールゲート１３．１５．１７に
より論理積を演算し、トランスファースイッチ１４．１
６．１８のゲート入力へ入力する。
ランスファースイッチコントロール信号群１０２．１０
３，１０４毎にコントロールゲート１３．１５．１７に
より論理積を演算し、トランスファースイッチ１４．１
６．１８のゲート入力へ入力する。
各トランスファースイッチ１４．１６．１８の演算回路
はワイヤード素子１９によりワイヤード演算され出力１
０５を得る。
はワイヤード素子１９によりワイヤード演算され出力１
０５を得る。
ここで、コントロールゲート１３．１５，１７、トラン
スファースイッチ１４．１６．１８は零遅延モデル、ワ
イヤード素子１９は有遅延モデルである。
スファースイッチ１４．１６．１８は零遅延モデル、ワ
イヤード素子１９は有遅延モデルである。
遅延情報は各トランスファースイッチ１４．１６．１８
の出力をまとめるワイヤード素子にのみ付与されている
ので、各トランスファースイッチのＯＮ。
の出力をまとめるワイヤード素子にのみ付与されている
ので、各トランスファースイッチのＯＮ。
ＯＦＦ時に発生するシミュレーションには無効なグリッ
ジノイズの発生を抑止することが可能である。
ジノイズの発生を抑止することが可能である。
本発明の複合トランスファースイッチのシミュレーショ
ン方式は、縦続接続されたトランスファースイッチ群を
評価する場合は１つのコントロールゲートと１つのトラ
ンスファースイッチのみ評価すればよく、演算時間を減
少させる事が可能であり、遅延情報は各トランスファー
スイッチの出力をまとめるワイヤード素子のみに付与さ
れているので、各トランスファースイッチのＯＮ。
ン方式は、縦続接続されたトランスファースイッチ群を
評価する場合は１つのコントロールゲートと１つのトラ
ンスファースイッチのみ評価すればよく、演算時間を減
少させる事が可能であり、遅延情報は各トランスファー
スイッチの出力をまとめるワイヤード素子のみに付与さ
れているので、各トランスファースイッチのＯＮ。
ＯＦＦ時に発生するシミュレーションには無効なグリッ
ジノイズの発生をを抑止することが可能であるという効
果がある。
ジノイズの発生をを抑止することが可能であるという効
果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を示す回路で
ある。 １１．１４，１６．１８・・・トランスファースイッチ
、１２゜ｌ９・・・ワイヤード素子、 １３．１５．１７・・・コントロール素子。
ある。 １１．１４，１６．１８・・・トランスファースイッチ
、１２゜ｌ９・・・ワイヤード素子、 １３．１５．１７・・・コントロール素子。
Claims (1)
- 縦続接続されたトランスファースイッチ群を１つの零遅
延のトランスファースイッチと前記トランスファースイ
ッチ群のゲート入力の論理積を演算し前記トランスファ
ースイッチのゲート入力に入力する零遅延のコントロー
ルゲートに変換する縦続接続トランスファースイッチ変
換手段と、並列接続されたトランスファースイッチ群の
出力のワイヤード演算を行う有遅延のワイヤード素子を
生成する並列接続トランスファースイッチ変換手段を含
む事を特徴とする複合トランスファースイッチのシミュ
レーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324340A JPH03184175A (ja) | 1989-12-13 | 1989-12-13 | 複合トランスファースイッチのシミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324340A JPH03184175A (ja) | 1989-12-13 | 1989-12-13 | 複合トランスファースイッチのシミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184175A true JPH03184175A (ja) | 1991-08-12 |
Family
ID=18164692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324340A Pending JPH03184175A (ja) | 1989-12-13 | 1989-12-13 | 複合トランスファースイッチのシミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
| WO2002101597A1 (fr) * | 2001-06-12 | 2002-12-19 | Tops Systems Corporation | Procede de planification pour simuler un circuit sequentiel par procede sur base cyclique |
-
1989
- 1989-12-13 JP JP1324340A patent/JPH03184175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
| WO2002101597A1 (fr) * | 2001-06-12 | 2002-12-19 | Tops Systems Corporation | Procede de planification pour simuler un circuit sequentiel par procede sur base cyclique |
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