JPH0222577A - 波形生成回路 - Google Patents
波形生成回路Info
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- JPH0222577A JPH0222577A JP63172972A JP17297288A JPH0222577A JP H0222577 A JPH0222577 A JP H0222577A JP 63172972 A JP63172972 A JP 63172972A JP 17297288 A JP17297288 A JP 17297288A JP H0222577 A JPH0222577 A JP H0222577A
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- Japan
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- exclusive
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- pattern
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばメモリのようなＩＣを試験するＩＣ試
験装置に用いることができる波形生成回路に関する。
験装置に用いることができる波形生成回路に関する。
「従来の技術」
第３図（＝従来の波形生成回路を示す。入力端子１（二
は第４１ｇＡｌ＝示すよう響二輪理「１」か「０」を持
つパターン信号ＰＡが与えられる。このパターン信号Ｐ
Ａは排他的論理和回路２Ａ、２Ｂ、２Ｃの各一方の入力
端子シー与えられる。
は第４１ｇＡｌ＝示すよう響二輪理「１」か「０」を持
つパターン信号ＰＡが与えられる。このパターン信号Ｐ
Ａは排他的論理和回路２Ａ、２Ｂ、２Ｃの各一方の入力
端子シー与えられる。
排他的論理和回路２八〜２Ｃの他方の入力端＋１：はパ
ターン信号ＰＡを反転させるか否かを制御する制御信号
ＩＮＡ 、ＩＮＢ 、ＩＮＣを与える。
ターン信号ＰＡを反転させるか否かを制御する制御信号
ＩＮＡ 、ＩＮＢ 、ＩＮＣを与える。
つまりこれら制御信号ＩＮＡ 、ＩＮＢ 、ｌＮＣｌ：
Ｈ論理を与えるとパターン信号ＰＡは論理が反転されて
排他的論理和回路２Ａ、２Ｂ、２Ｃから出力される。
Ｈ論理を与えるとパターン信号ＰＡは論理が反転されて
排他的論理和回路２Ａ、２Ｂ、２Ｃから出力される。
排他的論理和回路２Ａ、２Ｂ、２Ｃはそれぞれ非反転出
力端子と、反転出力端子とを有し、非反転出力端子の出
力はアンドゲート群３の各アンドゲートの一方の入力端
子に４えられ、反転出力端子の出力はアンドゲート群４
の各アンドゲートの一方の入力端子に与えられる。
力端子と、反転出力端子とを有し、非反転出力端子の出
力はアンドゲート群３の各アンドゲートの一方の入力端
子に４えられ、反転出力端子の出力はアンドゲート群４
の各アンドゲートの一方の入力端子に与えられる。
アンドゲート群３及び４の各他方の入力端子には制御信
号Ａｓ 、ＢＳ 、Ｃ８及びＡＲ、ＢＲ，ＣＲを与える
。アンドゲート群３の各アンドゲートの出力は更Ｃニア
ンドゲート群５の各アンドゲートの一方の入力端子じ与
えられ、他方のアンドゲート群４のアンドゲートの出力
はアンドゲート群６のアンドゲートの一方の入力端子に
４える。
号Ａｓ 、ＢＳ 、Ｃ８及びＡＲ、ＢＲ，ＣＲを与える
。アンドゲート群３の各アンドゲートの出力は更Ｃニア
ンドゲート群５の各アンドゲートの一方の入力端子じ与
えられ、他方のアンドゲート群４のアンドゲートの出力
はアンドゲート群６のアンドゲートの一方の入力端子に
４える。
アンドゲート群５及び６の各アンドゲートには第４図Ｂ
、Ｃ，Ｄ＋二示すクロックＣＬＡ、ＣＬＢ。
、Ｃ，Ｄ＋二示すクロックＣＬＡ、ＣＬＢ。
ＣＬＣを与える。
アンドゲート群５及び６の各アンドゲートの出力はスキ
ニー調整用可変遅延素子７及び８を通じて論理和回路９
及び１０（二人力され、論理和がとられてフリップフロ
ップ１１のセット端子Ｓとリセット端子Ｒに４えられる
。
ニー調整用可変遅延素子７及び８を通じて論理和回路９
及び１０（二人力され、論理和がとられてフリップフロ
ップ１１のセット端子Ｓとリセット端子Ｒに４えられる
。
従ってアンドゲート群５と６のアントゲ−）５Ｂと６Ｃ
が開の状態（二あるときはクロックＣＬＢとＣＬＣがフ
リップフロップ１１のセクト端子Ｓ及びリセット端子Ｒ
に４えられ、第４図Ｅ（二示すパルスＰＥが生成され、
このパルスＰＥがドライバ１２を通じて被試験ＩＣＩ
３の一つの端子に与えられる。
が開の状態（二あるときはクロックＣＬＢとＣＬＣがフ
リップフロップ１１のセクト端子Ｓ及びリセット端子Ｒ
に４えられ、第４図Ｅ（二示すパルスＰＥが生成され、
このパルスＰＥがドライバ１２を通じて被試験ＩＣＩ
３の一つの端子に与えられる。
ここで第５図（二示すよう（；各制御信号の論理を設定
するとドライバ１２から同図Ｅ（二示すような波形を持
つ信号が出力される。
するとドライバ１２から同図Ｅ（二示すような波形を持
つ信号が出力される。
このよう（二制御信号の設定によって各種の波形を持つ
信号を生成することができ、例えば被試験ＩＣＩ ３の
種類迄一応じて生成波形を選択することができる構造と
なっている。
信号を生成することができ、例えば被試験ＩＣＩ ３の
種類迄一応じて生成波形を選択することができる構造と
なっている。
上述した波形生成回路は被試験ＩＣｌ３の一つの端子に
対応して設けられ、このような構成の波形生成回路が少
なくとも被試験ＩＣｌ３の端子の数だけ設けられる。
対応して設けられ、このような構成の波形生成回路が少
なくとも被試験ＩＣｌ３の端子の数だけ設けられる。
「発明が解決しようとする課題」
従来の波形生成回路はパターン信号ＰＡの周期内（；お
いてクロックＣＬＡ、ＣＬＢ、ＣＬＣを複数与えても出
力信号ＰＥを複数生成することができない欠点がある。
いてクロックＣＬＡ、ＣＬＢ、ＣＬＣを複数与えても出
力信号ＰＥを複数生成することができない欠点がある。
つまり最大は第５ｔＢＥｌ−示した波形が最大変化点を
与える信号である。
与える信号である。
従って１テスト周期内に被試験ＩＣＩ ３の状態を任意
の周期にわたって変化させることができない欠点がある
。
の周期にわたって変化させることができない欠点がある
。
「課題を解決するための手段」
この発明ではパターン信号が一方の入力端子に与えられ
、他方の入力端子部：パターン信号の論理を反転するか
否かを制御する制御信号が与えられた複数の排他的論理
和回路と、 この排他的論理和回路から出力されるパターン信号の論
理に応じて開閉制御され、クロックの通過を制御するゲ
ート群と、 このゲート群から出力されるクロックに時間差を与えて
通過させる一対の可変遅延素子と、この可変遅延素子の
出力によってセット、リセット制御されるフリップフロ
ップと、 排他的論理和回路に同一のパターン信号を与える状態と
、別々のパターン信号を与える状態に切替るマルチプレ
クサと、 によって波形生成回路を構成したものである。
、他方の入力端子部：パターン信号の論理を反転するか
否かを制御する制御信号が与えられた複数の排他的論理
和回路と、 この排他的論理和回路から出力されるパターン信号の論
理に応じて開閉制御され、クロックの通過を制御するゲ
ート群と、 このゲート群から出力されるクロックに時間差を与えて
通過させる一対の可変遅延素子と、この可変遅延素子の
出力によってセット、リセット制御されるフリップフロ
ップと、 排他的論理和回路に同一のパターン信号を与える状態と
、別々のパターン信号を与える状態に切替るマルチプレ
クサと、 によって波形生成回路を構成したものである。
「作 用」
この発明の構成（二よれば排他的論理和回路の前段側に
マルチプレクサを設け、このマルチプレクサによって排
他的論理和回路に入力するパターン信号を同一のパター
ン信号としたり、別々のパターン信号Ｉ”−したり切替
ることができる。
マルチプレクサを設け、このマルチプレクサによって排
他的論理和回路に入力するパターン信号を同一のパター
ン信号としたり、別々のパターン信号Ｉ”−したり切替
ることができる。
この発明；−よれば排他的論理和回路の全てに別々のパ
ターン信号を与えた状態で全てのパターン信号をＯ論理
（＝設定すると出力側にパルスは生成されない。
ターン信号を与えた状態で全てのパターン信号をＯ論理
（＝設定すると出力側にパルスは生成されない。
また一つのパターン信号だけ１論理（二すると、パター
ンの周期内に１個のパルスが出力される。
ンの周期内に１個のパルスが出力される。
二つのパターン信号を１論理に設定するとパターンの周
期内（：２個のパルスが出力される。
期内（：２個のパルスが出力される。
三つのパターン信号の全てを１論理に設定するとパター
ン信号の周期内（：３個のパルスを出力することができ
る。
ン信号の周期内（：３個のパルスを出力することができ
る。
このよう（二この発明：二よればパターン信号の設定（
２応じてパターン信号の数の範囲で任意の数のパルスを
生成させることができ、被試験ＩＣの状態を１テストサ
イクル内（二おいて任意の回数で進めることができる。
２応じてパターン信号の数の範囲で任意の数のパルスを
生成させることができ、被試験ＩＣの状態を１テストサ
イクル内（二おいて任意の回数で進めることができる。
「実施例」
下１図にこの発明の一実施例を示す。この発明では排他
的論理和回路２Ｂ、２Ｃの入力側にマルチプレクサ１４
Ａ、１４Ｂを設け、このマルチプレクサ１４Ａ、１４Ｂ
の切替（２応じて排他的論理和回路２Ａ、２Ｂ 、２Ｃ
１二共通のパターン信号ＰＡを与える状態と、別々のパ
ターン信号ＰＡ、ＰＢ。
的論理和回路２Ｂ、２Ｃの入力側にマルチプレクサ１４
Ａ、１４Ｂを設け、このマルチプレクサ１４Ａ、１４Ｂ
の切替（２応じて排他的論理和回路２Ａ、２Ｂ 、２Ｃ
１二共通のパターン信号ＰＡを与える状態と、別々のパ
ターン信号ＰＡ、ＰＢ。
ＰＣを与える状態に切替ることができるよう（二構成す
る。
る。
つまり入力端子ＩＡの他に二つの入力端子ＩＢ。
ＩＣを設け、これら入力端子ＩＡ、ＩＢ、ＩＣにパター
ン信号ＰＡ 、ＰＢ 、ＰＣを入力する。
ン信号ＰＡ 、ＰＢ 、ＰＣを入力する。
入力端子ＩＡ１：与えたパターン信号ＰＡは排他的論理
和回路２人の一方の入力端子（２直接与えると共に、マ
ルチプレクサ１４Ａと１４Ｂの一方の入力端子Ａ（二も
人力する。
和回路２人の一方の入力端子（２直接与えると共に、マ
ルチプレクサ１４Ａと１４Ｂの一方の入力端子Ａ（二も
人力する。
マルチプレクサ１４Ａ、１４Ｂの他方の入力端子Ｂには
入力端子ＩＢとＩＣからパターン信号ＰＢとｐｃを与え
る。
入力端子ＩＢとＩＣからパターン信号ＰＢとｐｃを与え
る。
マルチプレクサ１４Ａ、１４Ｂの制御端子Ｓ（二は制御
信号ＣＮＴを与える。この制御信号ＣＮＴが０論理のと
きマルチプレクサ１４Ａ、１４Ｂは入力端子Ａが出力端
子Ｑ（二接続される。よってこの状態では排他的論・理
和回路２Ａ、２Ｂ、２Ｃの全てにパターン信号ＰＡが与
えられる。
信号ＣＮＴを与える。この制御信号ＣＮＴが０論理のと
きマルチプレクサ１４Ａ、１４Ｂは入力端子Ａが出力端
子Ｑ（二接続される。よってこの状態では排他的論・理
和回路２Ａ、２Ｂ、２Ｃの全てにパターン信号ＰＡが与
えられる。
一方マルチプレクサ１４Ａ、１４Ｂの制御端子Ｓに１論
理を与えるとマルチプレクサ１４Ａ。
理を与えるとマルチプレクサ１４Ａ。
１４Ｂは入力端子Ｂを出力端子Ｑに接続した状態に切替
られる。この状態で排他的論理和回路２Ａ。
られる。この状態で排他的論理和回路２Ａ。
２Ｂ 、２Ｃは別々にパターン信号ＰＡ、ＰＢ、ＰＣが
与えられた状態に切替られる。
与えられた状態に切替られる。
尚排他的論理和回路２Ａ、２Ｂ、２Ｃの各反転出力端子
に接続した排他的論理和回路１５Ａ。
に接続した排他的論理和回路１５Ａ。
１５Ｂ、１５Ｃは制御信号ＣＮＴが１論理のときインバ
ータとして動作し、アンドゲート群４の各アンドゲート
１；与えるパターン信号をアンドゲート群３に与えるパ
ターン信号と同極性となるよう（二制御するため（二設
けられている。
ータとして動作し、アンドゲート群４の各アンドゲート
１；与えるパターン信号をアンドゲート群３に与えるパ
ターン信号と同極性となるよう（二制御するため（二設
けられている。
またこの実施例では第２アンドゲート群５及び６の出力
側（二直接論理和回路９及び１０を設け、この論理和回
路９及び１０でそれぞれ三つのアンドゲートの論理和を
得て、スキュー調整用可変遅延素子７と８にその論理和
の出力を与えるよう（二構成した場合を示す。ここで可
変遅延素子７と８の遅延時間に差を持たせる。つまり遅
延素子７の遅延時間をτ１、遅延素子８の遅延時間なτ
２とした場合τ２−τ１＝Ｔとなるよう（二τ２〉τ１
の関係（ユ選定する。
側（二直接論理和回路９及び１０を設け、この論理和回
路９及び１０でそれぞれ三つのアンドゲートの論理和を
得て、スキュー調整用可変遅延素子７と８にその論理和
の出力を与えるよう（二構成した場合を示す。ここで可
変遅延素子７と８の遅延時間に差を持たせる。つまり遅
延素子７の遅延時間をτ１、遅延素子８の遅延時間なτ
２とした場合τ２−τ１＝Ｔとなるよう（二τ２〉τ１
の関係（ユ選定する。
上述の構成において、制御信号ＣＮＴをＯ論理に設定す
ると各排他的論理和回路２Ａ、２Ｂ、２Ｃに同−のパタ
ーン信号ＰＡが与えられ、従来と全く同じ動作を行なう
。
ると各排他的論理和回路２Ａ、２Ｂ、２Ｃに同−のパタ
ーン信号ＰＡが与えられ、従来と全く同じ動作を行なう
。
これ；ユ対し制御信号ＣＮＴを１論理砿二設定すると、
排他的論理和回路２Ａ、２Ｂ、２Ｃ１二は別々のパター
ン信号ＰＡ、ＰＢ、ＰＣが与えられる。
排他的論理和回路２Ａ、２Ｂ、２Ｃ１二は別々のパター
ン信号ＰＡ、ＰＢ、ＰＣが与えられる。
ここで制御信号をＩＮＡ＝ＩＮＢ＝ＩＮＣ＝Ｏ。
ＡＳ＝ＢＳ＝Ｃ８＝１ 、ＡＲ＝ＢＲ＝ＣＲ＝ＩＣ設
定すると、第２図Ａに示す期間Ｔ１のよう（；パターン
信号ＰＡだけが１論理のとき、クロックＣＬＡだけがア
ンドゲート群５と６から出力される。
定すると、第２図Ａに示す期間Ｔ１のよう（；パターン
信号ＰＡだけが１論理のとき、クロックＣＬＡだけがア
ンドゲート群５と６から出力される。
アンドゲート群５から出力されたクロックＣＬＡは可変
遅延素子７を通じてフリップフロップ１１のセット端′
：ＦＳｌ二人力される。またアンドゲート群６から出力
されるクロックＣＬＡは可変遅延素子８を通じてフリッ
プフロ、ツブ１１のリセット端子Ｒに与えられる。
遅延素子７を通じてフリップフロップ１１のセット端′
：ＦＳｌ二人力される。またアンドゲート群６から出力
されるクロックＣＬＡは可変遅延素子８を通じてフリッ
プフロ、ツブ１１のリセット端子Ｒに与えられる。
可変遅延素子７と８の遅延量には時間差Ｔを持たせてい
るからセット端子Ｓに与えられるりａツクＣＬＡに対し
てリセット端子Ｒに与えられるクロックＣＬ Ａ’は時
間Ｔだけ遅れることになる。よってフリップフロップ１
１は第２図工に示すようにその時間差Ｔのパルス幅を持
つパルスを出力する。
るからセット端子Ｓに与えられるりａツクＣＬＡに対し
てリセット端子Ｒに与えられるクロックＣＬ Ａ’は時
間Ｔだけ遅れることになる。よってフリップフロップ１
１は第２図工に示すようにその時間差Ｔのパルス幅を持
つパルスを出力する。
第２図Ｃ′−Ｔ２で示す期間のようにパターン信号ＰＢ
だけが１論理のときはアンドゲート群５と６からクロッ
クＣＬＢが出力される。このためフリップフロップ１１
はクロックＣＬＨの位相位置でパルス幅Ｔのパルスを出
力する。
だけが１論理のときはアンドゲート群５と６からクロッ
クＣＬＢが出力される。このためフリップフロップ１１
はクロックＣＬＨの位相位置でパルス幅Ｔのパルスを出
力する。
第２図（二Ｔ３で示すよう（ニパターン信号ＰＡとＰＢ
が１論理のときはアンドゲート群５と６からクロックＣ
ＬＡとＣＬＢが出力される。このためにフリップフロッ
プ１１はクロックＣＬＡとＣＬＢの各タイミングにおい
てパルス幅Ｔを持つ二つのパルスを出力する。
が１論理のときはアンドゲート群５と６からクロックＣ
ＬＡとＣＬＢが出力される。このためにフリップフロッ
プ１１はクロックＣＬＡとＣＬＢの各タイミングにおい
てパルス幅Ｔを持つ二つのパルスを出力する。
第２図１：示すＴ４ではパターン信号ＰＣが１論理とな
っているから、このときはりａツクＣＬＣだけがアンド
ゲート群５と６から出力される。よってこのときはフリ
ップフロップ１１はクロックＣＬＣのタイミングでパル
ス幅Ｔのパルスを出力する。
っているから、このときはりａツクＣＬＣだけがアンド
ゲート群５と６から出力される。よってこのときはフリ
ップフロップ１１はクロックＣＬＣのタイミングでパル
ス幅Ｔのパルスを出力する。
第２図に示すＴ５ではパターン信号ＰＡとＰＣが１論理
となっている。よってこの場合１ユはアンドゲート群５
と６からクロックＣＬＡとＣＬＣが出力される。よりて
この場合にはソリツブフロップ１１はクロックＣＬＡと
ＣＬＣのタイミングでパルス幅がＴの２個のパルスを出
力する。
となっている。よってこの場合１ユはアンドゲート群５
と６からクロックＣＬＡとＣＬＣが出力される。よりて
この場合にはソリツブフロップ１１はクロックＣＬＡと
ＣＬＣのタイミングでパルス幅がＴの２個のパルスを出
力する。
更に第２図１−示すＴ７ではパターン信号ＰＡ、ＰＢ。
ＰＣの全てが１論理になっている。従ってこの場合（二
は各クロックＣＬＡ、ＣＬＢ、ＣＬＣの各タイミングで
三つのパルスを出力する。
は各クロックＣＬＡ、ＣＬＢ、ＣＬＣの各タイミングで
三つのパルスを出力する。
「発明の効果」
以上説明したようにこの発明によればパターン゛・信号
ＰＡ、ＰＢ、ＰＣの各論理値を適宜；ユ設定すること：
二よってパターン信号の数を最大とする任意の数の矩形
波を生成することができる。よって１テストサイクル内
に数サイクルも動作するＩＣを試験することができる。
ＰＡ、ＰＢ、ＰＣの各論理値を適宜；ユ設定すること：
二よってパターン信号の数を最大とする任意の数の矩形
波を生成することができる。よって１テストサイクル内
に数サイクルも動作するＩＣを試験することができる。
第１図はこの発明の一実施例を説明するための接続図、
第２図は第１図に示した実施例の動作を説明するための
波形図、第３図は従来の技術を説明するための接続図、
第４図及び第５図は従来の技術の動作を説明するための
波形図である。 ２Ａ、２Ｂ、２Ｃ：排他的論理和回路、３，４：第１ア
ンドゲート群、５，６：第２アンドゲート群、７，８：
可変遅延素子、１１：ソリツブフロップ。 オ ４ 図
第２図は第１図に示した実施例の動作を説明するための
波形図、第３図は従来の技術を説明するための接続図、
第４図及び第５図は従来の技術の動作を説明するための
波形図である。 ２Ａ、２Ｂ、２Ｃ：排他的論理和回路、３，４：第１ア
ンドゲート群、５，６：第２アンドゲート群、７，８：
可変遅延素子、１１：ソリツブフロップ。 オ ４ 図
Claims (1)
- （１）Ａ、パターン信号が一方の入力端子に与えられ、
他方の入力端子にパターン信号の論理を反転するか否か
を制御する信号が与えられた複数の排他的論理和回路と
、 Ｂ、この排他的論理和回路から出力されるパターンの論
理に応じて開閉制御され、クロックの通過を制御するゲ
ート群と、 Ｃ、このゲート群から出力されるクロックに時間差を与
えて通過させる一対の可変遅延素子と、 Ｄ、可変遅延素子の出力によってセット、リセット制御
されるフリップフロップと、 Ｅ、上記排他的論理和回路に同一のパターン信号を与え
る状態と別々のパターン信号を与える状態に切替るマル
チプレクサと、 によって構成した波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172972A JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172972A JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222577A true JPH0222577A (ja) | 1990-01-25 |
| JP2662987B2 JP2662987B2 (ja) | 1997-10-15 |
Family
ID=15951774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172972A Expired - Lifetime JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662987B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (fr) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Circuit de mise en forme de forme d'onde pour dispositif d'essai a semi-conducteur |
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP2009121844A (ja) * | 2007-11-12 | 2009-06-04 | Yokogawa Electric Corp | 半導体試験装置 |
-
1988
- 1988-07-11 JP JP63172972A patent/JP2662987B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (fr) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Circuit de mise en forme de forme d'onde pour dispositif d'essai a semi-conducteur |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP2009121844A (ja) * | 2007-11-12 | 2009-06-04 | Yokogawa Electric Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2662987B2 (ja) | 1997-10-15 |
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