JPH01310467A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH01310467A JPH01310467A JP14134288A JP14134288A JPH01310467A JP H01310467 A JPH01310467 A JP H01310467A JP 14134288 A JP14134288 A JP 14134288A JP 14134288 A JP14134288 A JP 14134288A JP H01310467 A JPH01310467 A JP H01310467A
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- JP
- Japan
- Prior art keywords
- processors
- processor
- instruction
- rom
- signal processing
- Prior art date
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- Granted
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- Advance Control (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の概要）
複数個のプロセッサを用いるディジタル信号処理回路に
関し、 プロセッサのプログラムを格納する命令ＲＯＭの簡素化
を図ることを目的とし、 複数のプロセッサを縦続接続し、実行タイミングは異な
るが実行内容は同じである処理を各プロセッサに行なわ
せるディジタル信号処理回路において、プロセッサが実
行する処理を規定する一連の命令を格納する共通の命令
ＲＯＭを設け、該命令ＲＯＭより逐次読出した命令を各
プロセッサへ、それぞれの遅延時間を持つ遅延回路を介
して入力するように構成する。
関し、 プロセッサのプログラムを格納する命令ＲＯＭの簡素化
を図ることを目的とし、 複数のプロセッサを縦続接続し、実行タイミングは異な
るが実行内容は同じである処理を各プロセッサに行なわ
せるディジタル信号処理回路において、プロセッサが実
行する処理を規定する一連の命令を格納する共通の命令
ＲＯＭを設け、該命令ＲＯＭより逐次読出した命令を各
プロセッサへ、それぞれの遅延時間を持つ遅延回路を介
して入力するように構成する。
本発明は、複数個のプロセッサを用いるディジタル信号
処理回路に関する。
処理回路に関する。
ディジタルフィルタを汎用信号処理プロセッサを用いて
構成する場合、フィルタのタップ長が長い従って信号処
理量が多い場合は、上記プロセッサを複数個縦続接続す
るのが一般的である。
構成する場合、フィルタのタップ長が長い従って信号処
理量が多い場合は、上記プロセッサを複数個縦続接続す
るのが一般的である。
［従来の技術］
第３図に、複数個のプロセッサを縦続接続したディジタ
ル信号処理回路の例を示す。１１，１２゜……ＩＮはＮ
個のプロセッサで、先頭のプロセッサ１１は入力を受け
て処理し、処理結果を次段のプロセッサ１２に渡し、次
段のプロセッサ１２はこれを受けて処理し、処理結果を
更に次段のプロセッサに渡し、以下同様にして、最後の
プロセッサＩＮの処理結果が本回路の出力となる。各プ
ロセッサには命令ＲＯＭ２１，２２．……２Ｎが付属し
、ＩＲＯＭ（読取り専用メモリ）に各プロセッサの処理
内容を規定するプログラムが格納されている。
ル信号処理回路の例を示す。１１，１２゜……ＩＮはＮ
個のプロセッサで、先頭のプロセッサ１１は入力を受け
て処理し、処理結果を次段のプロセッサ１２に渡し、次
段のプロセッサ１２はこれを受けて処理し、処理結果を
更に次段のプロセッサに渡し、以下同様にして、最後の
プロセッサＩＮの処理結果が本回路の出力となる。各プ
ロセッサには命令ＲＯＭ２１，２２．……２Ｎが付属し
、ＩＲＯＭ（読取り専用メモリ）に各プロセッサの処理
内容を規定するプログラムが格納されている。
ている。
ディジタルフィルタの所要タップ長をＬ、１個のプロセ
ッサに収容可能なタップ数をＭとすると、必要なプロセ
ッサの数（上記Ｎ）はＬ／Ｍになる。
ッサに収容可能なタップ数をＭとすると、必要なプロセ
ッサの数（上記Ｎ）はＬ／Ｍになる。
プロセッサをＮ個使用する場合、汎用プロセッサは通常
命令ＲＯＭを外付けして使用するため、命令ＲＯＭもＮ
個必要になり、ハードウェア規模の増大、消費電力の増
大などを招く。
命令ＲＯＭを外付けして使用するため、命令ＲＯＭもＮ
個必要になり、ハードウェア規模の増大、消費電力の増
大などを招く。
本発明はか−る点を改善し、プロセッサのプロダラムを
格納する命令ＲＯＭの簡素化を図ることを目的とするも
のである。
格納する命令ＲＯＭの簡素化を図ることを目的とするも
のである。
第１図に示すように、本発明では命令ＲＯＭはＮ個のプ
ロセッサ１１〜ＩＮに共通に１個とし、この１個の命令
ＲＯＭ２１と各プロセッサ１１゜１２、……ＩＮとの間
に遅延回路３１，３２．……３Ｎを置く。また各プロセ
ッサにクロック４１を共通に与える。
ロセッサ１１〜ＩＮに共通に１個とし、この１個の命令
ＲＯＭ２１と各プロセッサ１１゜１２、……ＩＮとの間
に遅延回路３１，３２．……３Ｎを置く。また各プロセ
ッサにクロック４１を共通に与える。
Ｎ個の汎用プロセッサを縦続接続してディジタルフィル
タを構成する場合、各プロセッサが実行する命令は第４
図に示すように、実行タイミングは異なるが、実行内容
は同じである。即ちディジタルフィルタの基本動作は積
和であり、各プロセッサは自己の分の演算を行ない、そ
れを前段プロセッサからのデータに加算して結果を後段
プロセッサに渡し、という動作を繰り返す。各プロセッ
サの動作のずれは１命令のずれでしかない。
タを構成する場合、各プロセッサが実行する命令は第４
図に示すように、実行タイミングは異なるが、実行内容
は同じである。即ちディジタルフィルタの基本動作は積
和であり、各プロセッサは自己の分の演算を行ない、そ
れを前段プロセッサからのデータに加算して結果を後段
プロセッサに渡し、という動作を繰り返す。各プロセッ
サの動作のずれは１命令のずれでしかない。
そこで第１図のように、プロセッサが実行する一連の命
令群を格納した共通のＲＯＭ２１から命令を逐次読出し
、それを遅延回路３１，３２．……３Ｎを経て各プロセ
ッサ１１，１２、……ＩＮに供給すれば、第３図と同様
の処理を行なうことができる。こ＼で遅延回路３１，３
２．……３Ｎの遅延量ｔ、ｔｚ、……ｔ８は、縦続接続
による各プロセッサの実行時間のずれに合せる。
令群を格納した共通のＲＯＭ２１から命令を逐次読出し
、それを遅延回路３１，３２．……３Ｎを経て各プロセ
ッサ１１，１２、……ＩＮに供給すれば、第３図と同様
の処理を行なうことができる。こ＼で遅延回路３１，３
２．……３Ｎの遅延量ｔ、ｔｚ、……ｔ８は、縦続接続
による各プロセッサの実行時間のずれに合せる。
この構成により、各プロセッサについてハードウェア（
命令ＲＯＭ）の共通化を図ることができ、消費電力の低
減、ハードウェア規模の縮小を実現することができる。
命令ＲＯＭ）の共通化を図ることができ、消費電力の低
減、ハードウェア規模の縮小を実現することができる。
第２図に本発明の実施例を示す。こ＼では遅延回路３１
〜３Ｎは、シフトレジスタ５１で構成する。プロセッサ
が実行すべき一連の命令は命令ＲＯＭ２１から逐次読出
され、シフトレジスタ５１の各ステージをクロック４１
によりシフトされて行く。プロセッサ１１．１２．・・
・・−・ＩＮはこれを逐次受取り、実行して行くが、プ
ロセッサ１１゜１２、ＩＮはシフトレジスタ５１の逐次
後方のステージの出力端に接続され、ｔ、、ｔ２．……
ｔＮだけ遅れた（このように接続先ステージを決める）
命令を受取るので、個別に命令ＲＯＭを持っている第３
図と同様な処理を行なうことができる。
〜３Ｎは、シフトレジスタ５１で構成する。プロセッサ
が実行すべき一連の命令は命令ＲＯＭ２１から逐次読出
され、シフトレジスタ５１の各ステージをクロック４１
によりシフトされて行く。プロセッサ１１．１２．・・
・・−・ＩＮはこれを逐次受取り、実行して行くが、プ
ロセッサ１１゜１２、ＩＮはシフトレジスタ５１の逐次
後方のステージの出力端に接続され、ｔ、、ｔ２．……
ｔＮだけ遅れた（このように接続先ステージを決める）
命令を受取るので、個別に命令ＲＯＭを持っている第３
図と同様な処理を行なうことができる。
シフトレジスタ５１の各ステージには、命令語長をカバ
ーするビット幅を持たせる。例えば１命令が最大３２ビ
ツトなら、シフトレジスタ５１のビット幅は３２とする
。
ーするビット幅を持たせる。例えば１命令が最大３２ビ
ツトなら、シフトレジスタ５１のビット幅は３２とする
。
各プロセッサ１１１２．……ＩＮの動作は逐次１命令語
遅れの場合は、クロック４１の各クロックで命令ＲＯＭ
２１より各命令を続出し、該クロックでシフトレジスタ
５１をシフトし、プロセッサ１１，１２． ……ＩＮは
シフトレジスタ５１の第１．第２．……第Ｎステージの
出力端より各命令を逐次取込めばよい。
遅れの場合は、クロック４１の各クロックで命令ＲＯＭ
２１より各命令を続出し、該クロックでシフトレジスタ
５１をシフトし、プロセッサ１１，１２． ……ＩＮは
シフトレジスタ５１の第１．第２．……第Ｎステージの
出力端より各命令を逐次取込めばよい。
勿論、最初のプロセッサ１１に対しては遅延をおかず、
命令ＲＯＭの読出し出力を直接与えるようにして、プロ
セッサ１２〜ＩＮにシフトレジスタ５１の第１〜第Ｎ−
１ステージの出力を与えるようにしてもよい。
命令ＲＯＭの読出し出力を直接与えるようにして、プロ
セッサ１２〜ＩＮにシフトレジスタ５１の第１〜第Ｎ−
１ステージの出力を与えるようにしてもよい。
また各プロセッサの動作遅れが不均一の場合は、所望の
遅れが得られるようにシフトレジスタ５１への接続先を
選定し、または遅延回路３１〜３Ｎの遅延時間を定めれ
ばよい。
遅れが得られるようにシフトレジスタ５１への接続先を
選定し、または遅延回路３１〜３Ｎの遅延時間を定めれ
ばよい。
［発明の効果］
以上説明したように本発明では、ハードウェアの共有化
によりプロセッサ１個に必要な命令ＲＯＭで複数個のプ
ロセッサを駆動できるので、ハードウェアの小型化、低
消費電力化を実現することができる。
によりプロセッサ１個に必要な命令ＲＯＭで複数個のプ
ロセッサを駆動できるので、ハードウェアの小型化、低
消費電力化を実現することができる。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示す説明図、第３図は従来例
を示す説明図、 第４図は第３図の動作説明用のタイムチャートである。 第１図で２１は命令ＲＯＭ、１１〜ＩＮは複数個のプロ
セッサ、３１〜３Ｎは遅延回路、４１はクロックである
。
を示す説明図、 第４図は第３図の動作説明用のタイムチャートである。 第１図で２１は命令ＲＯＭ、１１〜ＩＮは複数個のプロ
セッサ、３１〜３Ｎは遅延回路、４１はクロックである
。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサ（１１、１２、……１Ｎ）を縦続
接続し、実行タイミングは異なるが実行内容は同じであ
る処理を各プロセッサに行なわせるディジタル信号処理
回路において、 プロセッサが実行する処理を規定する一連の命令を格納
する共通の命令ＲＯＭ（２１）を設け、該命令ＲＯＭよ
り逐次読出した命令を各プロセッサへ、それぞれの遅延
時間を持つ遅延回路（３１、３２、……３Ｎ）を介して
入力するようにしてなることを特徴とするディジタル信
号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141342A JPH0727513B2 (ja) | 1988-06-08 | 1988-06-08 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141342A JPH0727513B2 (ja) | 1988-06-08 | 1988-06-08 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01310467A true JPH01310467A (ja) | 1989-12-14 |
| JPH0727513B2 JPH0727513B2 (ja) | 1995-03-29 |
Family
ID=15289732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141342A Expired - Lifetime JPH0727513B2 (ja) | 1988-06-08 | 1988-06-08 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727513B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671392B1 (en) | 1998-12-25 | 2003-12-30 | Nippon Telegraph And Telephone Corporation | Fingerprint recognition apparatus and data processing method |
| USD1006885S1 (en) | 2020-11-13 | 2023-12-05 | Aristocrat Technologies, Inc. | Gaming machine |
| USD1016918S1 (en) | 2019-08-06 | 2024-03-05 | Aristocrat Technologies Australia Pty Limited | Gaming machine |
| USD1081807S1 (en) | 2020-11-16 | 2025-07-01 | Aristocrat Technologies, Inc. (ATI) | Gaming machine |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640949A (en) * | 1979-09-11 | 1981-04-17 | Nec Corp | Parallel arithmetic processor |
| JPS62114315A (ja) * | 1985-11-13 | 1987-05-26 | Sanyo Electric Co Ltd | デ−タ入力回路 |
-
1988
- 1988-06-08 JP JP63141342A patent/JPH0727513B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640949A (en) * | 1979-09-11 | 1981-04-17 | Nec Corp | Parallel arithmetic processor |
| JPS62114315A (ja) * | 1985-11-13 | 1987-05-26 | Sanyo Electric Co Ltd | デ−タ入力回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671392B1 (en) | 1998-12-25 | 2003-12-30 | Nippon Telegraph And Telephone Corporation | Fingerprint recognition apparatus and data processing method |
| USD1016918S1 (en) | 2019-08-06 | 2024-03-05 | Aristocrat Technologies Australia Pty Limited | Gaming machine |
| USD1006885S1 (en) | 2020-11-13 | 2023-12-05 | Aristocrat Technologies, Inc. | Gaming machine |
| USD1081807S1 (en) | 2020-11-16 | 2025-07-01 | Aristocrat Technologies, Inc. (ATI) | Gaming machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727513B2 (ja) | 1995-03-29 |
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