JPS6074812A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPS6074812A JPS6074812A JP18253583A JP18253583A JPS6074812A JP S6074812 A JPS6074812 A JP S6074812A JP 18253583 A JP18253583 A JP 18253583A JP 18253583 A JP18253583 A JP 18253583A JP S6074812 A JPS6074812 A JP S6074812A
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- Japan
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- circuit
- product
- digital filter
- supplied
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分骨」
この発明は、積和演算回路を単位として構成されるディ
ジタルフィルタに関する。
ジタルフィルタに関する。
「背景技術とその問題点」
この発明は、ＦＩＲディジタルフィルタに適用ぎｎる。
ＦＩＲディジタルフィルタは、サンプリング周期をＴ、
入力時系列をｘ （ｎＴ） 、インパルス応答（以下、
係数データと呼ぶ）をｈｉ （ｉ＝１〜Ｎ）とすると次
式の関係の出力時系列ｙ（ｎＴ）を発生する。
入力時系列をｘ （ｎＴ） 、インパルス応答（以下、
係数データと呼ぶ）をｈｉ （ｉ＝１〜Ｎ）とすると次
式の関係の出力時系列ｙ（ｎＴ）を発生する。
ＦＩＲディジタルフィルタの具体的な構成として。
レジスタの段間から取り出された入力データに所定の係
数を乗じ、複数の乗算出力を加算するトランスバーサル
形のものが知られている。このトランスバーサル形の構
成は、同一の基本回路を並べた構成即ちハードウェアの
簡単化をなしうる構成に向いていない。そこで、第１図
に示すような１転着膨の構成のディジタルフィルタが好
ましい。
数を乗じ、複数の乗算出力を加算するトランスバーサル
形のものが知られている。このトランスバーサル形の構
成は、同一の基本回路を並べた構成即ちハードウェアの
簡単化をなしうる構成に向いていない。そこで、第１図
に示すような１転着膨の構成のディジタルフィルタが好
ましい。
Ｆ工Ｒディジタルフィルタの他の構成として。
入力データを記憶するメモリと、１個の乗算器と。
１個の加算器と、マイクロプロセッサとを備え。
プログラムによってディジタルフィルタの演算を行ナウ
ストアドプログラム方式の構成がある。この構成は、デ
ィジタルオーディオ信号のように。
ストアドプログラム方式の構成がある。この構成は、デ
ィジタルオーディオ信号のように。
サンプリング周期に比べてディジタル演算用のディバイ
スの動作速度が早い場合に用いられる。しかし、ディジ
タルビデオ信号のように、サンプリング周期とディジタ
ル演算用のディバイスの動作速度が同程度の場合には、
ストアドブログラム方式の構成登用いることができない
。
スの動作速度が早い場合に用いられる。しかし、ディジ
タルビデオ信号のように、サンプリング周期とディジタ
ル演算用のディバイスの動作速度が同程度の場合には、
ストアドブログラム方式の構成登用いることができない
。
したがって、第２図に示すように、２つの入力Ａ及びＢ
が供給ざｎる乗算器１と、この乗算器１の出力及び加算
人力Ｃが供給される加算器２と。
が供給ざｎる乗算器１と、この乗算器１の出力及び加算
人力Ｃが供給される加算器２と。
この加算器２の出力信号が供給されるレジスタ３とから
なり、レジスタ３から演算出力りが取り出ぎｎる積和演
算回路１０を複数個、加算器２に関して縦続接続するこ
とでディジタルフィルタが構成される。第１図に示すデ
ィジタルフィルタは。
なり、レジスタ３から演算出力りが取り出ぎｎる積和演
算回路１０を複数個、加算器２に関して縦続接続するこ
とでディジタルフィルタが構成される。第１図に示すデ
ィジタルフィルタは。
（Ｎｌ＝５）タップの時の構成であり、５個の積和演算
回路１１．１２．１３．１４．１５が加算器２に関して
縦続接続される。
回路１１．１２．１３．１４．１５が加算器２に関して
縦続接続される。
積和演算回路は、ゲート規模が大きいため、その伝搬遅
延時間が大きく、高速動作をはかるために、パイプライ
ン処理が施ざｎる０つまり、第３図に示すように１乗算
器１に対する２つの入力Ａ。
延時間が大きく、高速動作をはかるために、パイプライ
ン処理が施ざｎる０つまり、第３図に示すように１乗算
器１に対する２つの入力Ａ。
Ｂの供給路にレジスタ１６及び１７が夫々挿入ぎｎると
共に、加算人力Ｃの供給路にレジスタ１８が挿入ｇｒｔ
た積和演算回路２０によって高速動作がほからｎる。
共に、加算人力Ｃの供給路にレジスタ１８が挿入ｇｒｔ
た積和演算回路２０によって高速動作がほからｎる。
この種の積和演算回路２０７ｉ：加算器２について複数
個縦続接続してディジタルフィルタを構成する場合を考
える。入力Ａ及びＢに関するレジスタ１６及び１７或い
は乗算器１の内部のレジスタ（図示せず）は、ディジタ
ルフィルタの全てのタップに共通の遅延要素となる。し
たがって、こわらのレジスタによる遅延は、固定のもの
で、ディジタルフィルタを構成する際に、不都合が生じ
ない。しかし、入力Ｃに関するレジスタ１８番よ、積和
演算回路２０を互いに接続した時【こ、カロ算器２の間
に介在するレジスタを２個とするためＧこ、積和演算回
路２０を単に縦続接続しても、フィルタ演算が正しく行
なわれない問題が生じる。このレジスタ１８は、配線等
による不安定要素の影響を除き、確実な動作を保証する
うえで必要である０この発明の発明者は、第３図に示す
積和演算回路２０により構成されたＦ工Ｒデイジタルフ
イルりとして第４図に示すものを提案している０第４図
において、２１，２３．２５は、奇数番目の係数データ
ｈ□＋ ｈ３１ ｈ、が夫々供給されるタップを有する
積和演算回路を示し、２２゜２４は、偶数番目の係数デ
ータｈ２ 、ｈ、カタ夫々供給されるタップを有する積
和演算回路を示す。
個縦続接続してディジタルフィルタを構成する場合を考
える。入力Ａ及びＢに関するレジスタ１６及び１７或い
は乗算器１の内部のレジスタ（図示せず）は、ディジタ
ルフィルタの全てのタップに共通の遅延要素となる。し
たがって、こわらのレジスタによる遅延は、固定のもの
で、ディジタルフィルタを構成する際に、不都合が生じ
ない。しかし、入力Ｃに関するレジスタ１８番よ、積和
演算回路２０を互いに接続した時【こ、カロ算器２の間
に介在するレジスタを２個とするためＧこ、積和演算回
路２０を単に縦続接続しても、フィルタ演算が正しく行
なわれない問題が生じる。このレジスタ１８は、配線等
による不安定要素の影響を除き、確実な動作を保証する
うえで必要である０この発明の発明者は、第３図に示す
積和演算回路２０により構成されたＦ工Ｒデイジタルフ
イルりとして第４図に示すものを提案している０第４図
において、２１，２３．２５は、奇数番目の係数データ
ｈ□＋ ｈ３１ ｈ、が夫々供給されるタップを有する
積和演算回路を示し、２２゜２４は、偶数番目の係数デ
ータｈ２ 、ｈ、カタ夫々供給されるタップを有する積
和演算回路を示す。
これらの積和演算回路２１〜２５は、夫々乗算入力ｃ、
： 対するレジスタ１６を有しているが、簡単のタメ省
略ぎわでいる。レジスタ１７は、係数データｈ、〜ｈ５
が所定のものであるため、必ずしも体性１む／ ７ ｔ
、なＩバーこのレジスタ１６及び１７の省略は、以下の
記述においても同様である。
： 対するレジスタ１６を有しているが、簡単のタメ省
略ぎわでいる。レジスタ１７は、係数データｈ、〜ｈ５
が所定のものであるため、必ずしも体性１む／ ７ ｔ
、なＩバーこのレジスタ１６及び１７の省略は、以下の
記述においても同様である。
積和演算回路２１，２３．２５が加算器に関して縦続接
続ざｎ、積和演算回路２５の加算入力が０とさｎ、積和
演算回路２１の加算出力がレジスタ２６を介して加算器
２７に供給される。積和演算回路２２．２４が加算器に
関して縦続接続ｇ 、ｎ ＊積和演算回路２４の加算入
力が０とされ、積和演算回路２２の加算出力がレジスタ
２８及びレジス°。
続ざｎ、積和演算回路２５の加算入力が０とさｎ、積和
演算回路２１の加算出力がレジスタ２６を介して加算器
２７に供給される。積和演算回路２２．２４が加算器に
関して縦続接続ｇ 、ｎ ＊積和演算回路２４の加算入
力が０とされ、積和演算回路２２の加算出力がレジスタ
２８及びレジス°。
り２９を介して加算器２７に供給ぎｎる。入力データは
、全ての積和演算回路２１〜２５に対して共通に供給ぎ
わ、レジスタ３０から出力データが取り出ｖｎる。レジ
スタ２６．２８．２９．３０は、加算器２７のパイプラ
インレジスタであると共に、２つの積和演算回路群の間
の遅延ずれを補正するために設けらｎている。
、全ての積和演算回路２１〜２５に対して共通に供給ぎ
わ、レジスタ３０から出力データが取り出ｖｎる。レジ
スタ２６．２８．２９．３０は、加算器２７のパイプラ
インレジスタであると共に、２つの積和演算回路群の間
の遅延ずれを補正するために設けらｎている。
第１図及び第４図に夫々示ざｎるディジタルフィルタが
等価であることについて以下に説明する。
等価であることについて以下に説明する。
まず、第１図のディジタルフィルタりついて説明する。
入力データが係数データｈ１と乗算ｇｒｔで出力に出る
までに、１段のレジスタを通る。
までに、１段のレジスタを通る。
入力データが係数データｈ２と乗算さｎて出力に出るま
でに、２段のレジスタを通る。
でに、２段のレジスタを通る。
入力データが係数データｈ３と乗算さｎて出力に出るま
でに、３段のレジスタを通る。
でに、３段のレジスタを通る。
以下同様で、入力データが係数データｈｉと乗算されて
出力に出るまでに、１段のレジスタを通る。
出力に出るまでに、１段のレジスタを通る。
上述のように、入力データと係数データｈ１（１−１〜
５）の夫々と２乗算したものは、１クロツクずつずｎて
出力ぎｎる。
５）の夫々と２乗算したものは、１クロツクずつずｎて
出力ぎｎる。
次に、第４図のディジタルフィルタについて説明する。
入力データが係数データｈ１ と乗算ぎれて出力に出る
までに、３段のレジスタを通る。
までに、３段のレジスタを通る。
入力データが係数データｈ２ と乗算ざｎて出力に出る
までに、４段のレジスタｆ通る。
までに、４段のレジスタｆ通る。
入力データが係数データｈ３ と乗算されて出力に出る
までＯこ、５段のレジスタを通る。
までＯこ、５段のレジスタを通る。
以下同様で、入力データが係数データｈ１と乗算ぎわで
出力に出るまでに（ｉ＋２）段のレジスタを通る。
出力に出るまでに（ｉ＋２）段のレジスタを通る。
こちらの乗算結果は、最終的に全て加算されるので、第
１図のディジタルフィルタと異なるのは。
１図のディジタルフィルタと異なるのは。
２段のレジスタ即ち２クロツク周期の固定の遅延量が増
加することだけであり、第４図に示すディジタルフィル
タＬｔ、第１図に示すディジタルフィルタと等価なもの
である。
加することだけであり、第４図に示すディジタルフィル
タＬｔ、第１図に示すディジタルフィルタと等価なもの
である。
第４図に示す構成のディジタルフィルタは、積和演算回
路２１〜２５の夫々に含まわるレジスタ１８の影響を簡
単な回路構成（レジスタ２６゜２Ｂ、２９．３０及び加
算器２７）によって補正することができる。
路２１〜２５の夫々に含まわるレジスタ１８の影響を簡
単な回路構成（レジスタ２６゜２Ｂ、２９．３０及び加
算器２７）によって補正することができる。
「発明の目的」
この発明は、パイプラインレジスタを有する積和演算回
路を複数個用いてディジクルフィルタを構成する場合、
加算回路を用いないより簡単な構成の補正回路を備えた
ディジタルフィルタの提供を目的とＴるものである。
路を複数個用いてディジクルフィルタを構成する場合、
加算回路を用いないより簡単な構成の補正回路を備えた
ディジタルフィルタの提供を目的とＴるものである。
「発明の概要」
この発明は、パイプラインレジスタを有する積和演算回
路の１個或いは複数個からなる単位回路を複数個備えた
ディジクルフィルタである。この価は、奇数番目の複数
の単位回路を加算回路に関して縦続接続してなる第１の
単位回路群と、偶数番目の複数の単位回路を加算回路に
関して縦続接続してなり、更に、第１の単位回路群と加
算回路に関して縦続接続される第２の単位回路群と。
路の１個或いは複数個からなる単位回路を複数個備えた
ディジクルフィルタである。この価は、奇数番目の複数
の単位回路を加算回路に関して縦続接続してなる第１の
単位回路群と、偶数番目の複数の単位回路を加算回路に
関して縦続接続してなり、更に、第１の単位回路群と加
算回路に関して縦続接続される第２の単位回路群と。
第１の単位回路群及び第２の単位回路群の一方から他方
に供給される入力データを、ディジタルフィルタの演算
が正しく行なわｎるように遅延させる補正回路からなる
ことを特徴とするものである。
に供給される入力データを、ディジタルフィルタの演算
が正しく行なわｎるように遅延させる補正回路からなる
ことを特徴とするものである。
「実施例」
第５図を参照してこの発明の一実施例について説明する
。この一実施例は、（Ｎ＝５）タップのＦＩＲディジタ
ルフィルタに対してこの発明を適用したものである。
。この一実施例は、（Ｎ＝５）タップのＦＩＲディジタ
ルフィルタに対してこの発明を適用したものである。
第５図において、２１，２２．２３．２４゜２５の夫々
がパイプラインレジスタな有する積和演算回路である。
がパイプラインレジスタな有する積和演算回路である。
奇数番目の係数データｈＩｎｈ３．ｈ５が供給されるタ
ップを有する積和演算回路２１．２３．２５が加算器に
関して縦続接続ざｎ、第１の単位回路群が形成ざｎる。
ップを有する積和演算回路２１．２３．２５が加算器に
関して縦続接続ざｎ、第１の単位回路群が形成ざｎる。
偶数番目の係数データｈ２＋ｈ４が供給ぎちるタップを
有する積和演算回路２２．２４が加算器に関して縦続接
続され、第２の単位回路群が形成２０る〇第１の単位回
路群の積和演算回路２５の加算入力がＯとぎｎ、積和演
算回路２１の出力が第２の単位回路群の積和演算回路２
４の加算入力と′２！ｎる。第１の単位回路群に供給ｐ
ａｎた入力データが５段のレジスタからなる補正回路３
１を介して第２の単位回路群の供給される。第２の単位
回路群の積和演算回路２２から出力データが取り出され
る。
有する積和演算回路２２．２４が加算器に関して縦続接
続され、第２の単位回路群が形成２０る〇第１の単位回
路群の積和演算回路２５の加算入力がＯとぎｎ、積和演
算回路２１の出力が第２の単位回路群の積和演算回路２
４の加算入力と′２！ｎる。第１の単位回路群に供給ｐ
ａｎた入力データが５段のレジスタからなる補正回路３
１を介して第２の単位回路群の供給される。第２の単位
回路群の積和演算回路２２から出力データが取り出され
る。
この発明の一実施例において、入力データと係数データ
ｈｉ（ｉ＝１〜５）との乗算データが出力ぎｎる際に、
以下のような段数のレジスタを通る。
ｈｉ（ｉ＝１〜５）との乗算データが出力ぎｎる際に、
以下のような段数のレジスタを通る。
入力データが係数データｈ１ と乗算ざｎて出力に出る
までに５段のレジスタを通る。
までに５段のレジスタを通る。
入力データが係数データｈ２と乗算ざｎて出力に出るま
でに、６段のレジスタを通る。
でに、６段のレジスタを通る。
入力データが係数データｈ３と乗算されて出力に出るま
でに、７段のレジスタを通る。
でに、７段のレジスタを通る。
以下同様で、入力データが係数データｈ１と乗算ぎわで
出力に出るまでに、（１＋４）段のレジスタを通る。
出力に出るまでに、（１＋４）段のレジスタを通る。
このように、この一実施例は、入力データと係数データ
ｈｉ（ｉ＝１〜５）の夫々とを乗算したものは、１クロ
ツクずつずｎて出力に取り出される。したがって、この
一実施例は、第１図に示すディジタルフィルタと等価な
ものである。
ｈｉ（ｉ＝１〜５）の夫々とを乗算したものは、１クロ
ツクずつずｎて出力に取り出される。したがって、この
一実施例は、第１図に示すディジタルフィルタと等価な
ものである。
勿論、この発明は、タップ数Ｎが５でない場合しこ適用
することができる。第６図は、この発明の一実施例Ｐよ
り一般的な構成として示すものである。第６図において
、３５が第１の単位回路群。
することができる。第６図は、この発明の一実施例Ｐよ
り一般的な構成として示すものである。第６図において
、３５が第１の単位回路群。
３６が第２の単位回路群、３７が第１の単位回路群３５
に供給ざｎる奇数番目の係数データからなる係数データ
入力、３８が第２の単位回路群３６に供給される偶数番
目の係数データからなる係数データ入力である。
に供給ざｎる奇数番目の係数データからなる係数データ
入力、３８が第２の単位回路群３６に供給される偶数番
目の係数データからなる係数データ入力である。
この一実施例では、係数データｈ１を（１＝１〜Ｎ）と
定義しているので、奇数番目の係数データがｈｌ ＋
ｈ３ ｓ ｈｌｌ・・・・・・となり、偶数番目の係数
データがｈ２．ｈ、・・・・・・となる。しかし、係数
データｈｉを（ｉ＝０〜Ｎ−１）と定義した時には、奇
数番目の係数データがり。、ｈ２．・・・・・・となり
。
定義しているので、奇数番目の係数データがｈｌ ＋
ｈ３ ｓ ｈｌｌ・・・・・・となり、偶数番目の係数
データがｈ２．ｈ、・・・・・・となる。しかし、係数
データｈｉを（ｉ＝０〜Ｎ−１）と定義した時には、奇
数番目の係数データがり。、ｈ２．・・・・・・となり
。
偶数番目の係数データがり、、ｈ、、・・・・・・とな
る。
る。
更に、第１の単位回路群３５と第２の単位回路群３６と
をこの一実施例と逆の順序で接続Ｔるようにしても良い
。
をこの一実施例と逆の順序で接続Ｔるようにしても良い
。
第７図は、補正回路３１の他の例を示す。この補正回路
３１は、シフトレジスタ３９とシフトレジスタ３９から
導出ざｎたタップを選択するセレクタ４０とからなり、
セレクタ４０に対するコントロール信号によって、遅延
量を設定できるようにしたものである。この第７図の構
成の補正回路３１は、全体を共通の基板上に工Ｃ化ざｎ
でおり。
３１は、シフトレジスタ３９とシフトレジスタ３９から
導出ざｎたタップを選択するセレクタ４０とからなり、
セレクタ４０に対するコントロール信号によって、遅延
量を設定できるようにしたものである。この第７図の構
成の補正回路３１は、全体を共通の基板上に工Ｃ化ざｎ
でおり。
タップ数などで異なる種々の補正用遅延量を生じさせる
ことができる。
ことができる。
第８図及び第９図を参照してこの発明の他の実施例につ
いて説明する。第８図に示すように、この他の実施例は
、第２図に示Ｔのと同様の積和演算回路１１’、１２．
１３．１４を加算回路について縦続接続し、夫々に共通
の入力Ａと別々の入力Ｂ’Ｉ ＋ Ｂ２ ＊ Ｂ３ ＋
’ Ｂ４企供給すると共に、この縦続接続に対する加算
へ力Ｃをレジスタ１８を介して供給するようにした積和
演算回路５０を単位回路とするものである。
いて説明する。第８図に示すように、この他の実施例は
、第２図に示Ｔのと同様の積和演算回路１１’、１２．
１３．１４を加算回路について縦続接続し、夫々に共通
の入力Ａと別々の入力Ｂ’Ｉ ＋ Ｂ２ ＊ Ｂ３ ＋
’ Ｂ４企供給すると共に、この縦続接続に対する加算
へ力Ｃをレジスタ１８を介して供給するようにした積和
演算回路５０を単位回路とするものである。
この積和演算回路５０を例えば５個用いたディジタルフ
ィルタは、第９図に示すように、奇数番目の積和演算回
路５１．５３．５５を加算回路について縦続接続した第
１の単位回路群と偶数番目の積和演算回路５２．５４を
加算回路について縦続接続した第２の単位回路群とを縦
続接続し、入力データを第１の単位回路群に供給すると
共に。
ィルタは、第９図に示すように、奇数番目の積和演算回
路５１．５３．５５を加算回路について縦続接続した第
１の単位回路群と偶数番目の積和演算回路５２．５４を
加算回路について縦続接続した第２の単位回路群とを縦
続接続し、入力データを第１の単位回路群に供給すると
共に。
補正回路５６′ｆｒ：介して第２の単位回路群に供給す
ることにより、構成ざｎる。
ることにより、構成ざｎる。
「発明の効果」
この発明に依わば、パイプライン処理を行なうようにな
Ｆｎた積和演算回路を用いてディジタルフィルタを構成
することができ、ディジタルビデオ信号のように、サン
プリング周期が短いデータをフィルタリングできるディ
ジタルフィルタを実現することができる。然も、この発
明は、遅延量を補正する補正回路を付加するだけで良く
１回路構成が簡単である特長な有している。
Ｆｎた積和演算回路を用いてディジタルフィルタを構成
することができ、ディジタルビデオ信号のように、サン
プリング周期が短いデータをフィルタリングできるディ
ジタルフィルタを実現することができる。然も、この発
明は、遅延量を補正する補正回路を付加するだけで良く
１回路構成が簡単である特長な有している。
第１図はこの発明を適用することができるディジタルフ
ィルタの一例のブロック図、第２図及び第３図は積和演
算回路の一例及び他の例Ｐ夫々示すブ四ツク図、第４図
はこの発明の説明に用いるディジタルフィルタのブロッ
ク図、第５図はこの発明の一実施例のブロック図、第６
図はこの発明の一実施例の基本的構成を示すブロック図
、第７図はこの発明の一実施例における補正回路の他の
例のブロック図、第８図はこの発明の他の実施例におけ
る単位回路のブロック図、第９図はこの発明の他の実施
例のブロック図である。 １０〜１５．２０〜２５．５０〜５５・・・・・・積和
演算回路、３１．５６・・・・・・補正回路、３５・・
・・・・第１の単位回路群、３６・・・・・・第２の単
位回路群。 代理人 杉 浦 正 知
ィルタの一例のブロック図、第２図及び第３図は積和演
算回路の一例及び他の例Ｐ夫々示すブ四ツク図、第４図
はこの発明の説明に用いるディジタルフィルタのブロッ
ク図、第５図はこの発明の一実施例のブロック図、第６
図はこの発明の一実施例の基本的構成を示すブロック図
、第７図はこの発明の一実施例における補正回路の他の
例のブロック図、第８図はこの発明の他の実施例におけ
る単位回路のブロック図、第９図はこの発明の他の実施
例のブロック図である。 １０〜１５．２０〜２５．５０〜５５・・・・・・積和
演算回路、３１．５６・・・・・・補正回路、３５・・
・・・・第１の単位回路群、３６・・・・・・第２の単
位回路群。 代理人 杉 浦 正 知
Claims (1)
- 【特許請求の範囲】 レジスタを介された入力データと係数データとが供給さ
れる乗算器と、この乗算器の出力及びレジスタを介ざｎ
た加算信号入力が供給ｇｒする加算回路と、この加算回
路の出力が供給されるレジスタとから構成ぎｎた回路の
１個或いは複数個からなる単位回路を複数個備えたディ
ジタルフィルタにお１いて。 奇数番目の複数の上記単位回路を上記加算回路に関して
縦続接続してなる第１の単位回路群と。 偶数番目の複数の上記単位回路を上記加算回路に関して
縦続接続してなり、更に上記第１の単位回路群と上記加
算回路に関して縦続接続される第２の単位回路群と、上
記第１の単位回路群及び上記第２の欺位回路群の一方か
ら他方に供給される上記入力データを、ディジタルフィ
ルタの演算が正しく行なわｎるように遅延させる補正面
路とから７ることを特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18253583A JPS6074812A (ja) | 1983-09-30 | 1983-09-30 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18253583A JPS6074812A (ja) | 1983-09-30 | 1983-09-30 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074812A true JPS6074812A (ja) | 1985-04-27 |
Family
ID=16120000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18253583A Pending JPS6074812A (ja) | 1983-09-30 | 1983-09-30 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104690163A (zh) * | 2013-12-05 | 2015-06-10 | 北汽福田汽车股份有限公司 | 一种汽车覆盖件拉延模具及拉延方法 |
-
1983
- 1983-09-30 JP JP18253583A patent/JPS6074812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104690163A (zh) * | 2013-12-05 | 2015-06-10 | 北汽福田汽车股份有限公司 | 一种汽车覆盖件拉延模具及拉延方法 |
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