JPH01310577A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPH01310577A JPH01310577A JP63141164A JP14116488A JPH01310577A JP H01310577 A JPH01310577 A JP H01310577A JP 63141164 A JP63141164 A JP 63141164A JP 14116488 A JP14116488 A JP 14116488A JP H01310577 A JPH01310577 A JP H01310577A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- gate electrode
- type
- polycrystalline silicon
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフローティングゲート電極を有し、情報を電気
的に書き込むことができ、紫外線によって１度書き込ん
だ情報を消去することのできる半導体不揮発性メモリに
関する。
的に書き込むことができ、紫外線によって１度書き込ん
だ情報を消去することのできる半導体不揮発性メモリに
関する。
本発明はフローティングゲート構造を有し、紫外線によ
って消去ができ、電気的に書き込み可能な半導体不揮発
性メモリ（以下フローティングゲート型ＥＰＲＯＭと称
する）において、フローティングゲートｔａにはＮ型の
多結晶シリコンを用い、Ｐチャネル型ＥＰＲＯＭのチャ
ネル領域のしきい値は−１，１■以下となるようにした
ものである。
って消去ができ、電気的に書き込み可能な半導体不揮発
性メモリ（以下フローティングゲート型ＥＰＲＯＭと称
する）において、フローティングゲートｔａにはＮ型の
多結晶シリコンを用い、Ｐチャネル型ＥＰＲＯＭのチャ
ネル領域のしきい値は−１，１■以下となるようにした
ものである。
従来のＰチャネル型のフローティングゲート型ＥＰＲＯ
Ｍに関しては、１９７６年のベンチコツスキー氏の特許
（特公昭５ｌ−３ｉ０７３号公報）を文献として挙げる
ことができる。前記特許においては、Ｎ型シリコン基板
表面に設けられた１対のＰ＋形のソース及びドレイン領
域と５００から１００ＯＡのゲート絶縁膜を介して設け
られたフローティングゲート電極とその周りを周囲する
シリコン酸化物からなるフローティングゲート型ＥＰＲ
ＯＭが開示されており、フローティングゲート電極はＰ
形シリコンであることが記されている。
Ｍに関しては、１９７６年のベンチコツスキー氏の特許
（特公昭５ｌ−３ｉ０７３号公報）を文献として挙げる
ことができる。前記特許においては、Ｎ型シリコン基板
表面に設けられた１対のＰ＋形のソース及びドレイン領
域と５００から１００ＯＡのゲート絶縁膜を介して設け
られたフローティングゲート電極とその周りを周囲する
シリコン酸化物からなるフローティングゲート型ＥＰＲ
ＯＭが開示されており、フローティングゲート電極はＰ
形シリコンであることが記されている。
第２図に従来のフローティングゲート型ＥＰＲＯＭのメ
モリ素子の一例を示す、Ｎ型シリコン基板１１の表面に
Ｐ型のソース領域１２およびドレイン領域１３が配置さ
れ、ソース領域１２とドレイン領域１３との間のチャネ
ル領域上の基板表面に設けられた厚さ５００〜１００Ｏ
Ａゲート酸化膜１６を介してＰ型の多結晶シリコンより
なるフローティングゲート電極１４が配置される。フロ
ーティングゲート電極１４の周囲にはフローティングゲ
ート電極１４を他の領域から電気的に絶縁するためにシ
リコン酸化物等の絶縁物からなる絶縁物層１５が設けれ
らている。
モリ素子の一例を示す、Ｎ型シリコン基板１１の表面に
Ｐ型のソース領域１２およびドレイン領域１３が配置さ
れ、ソース領域１２とドレイン領域１３との間のチャネ
ル領域上の基板表面に設けられた厚さ５００〜１００Ｏ
Ａゲート酸化膜１６を介してＰ型の多結晶シリコンより
なるフローティングゲート電極１４が配置される。フロ
ーティングゲート電極１４の周囲にはフローティングゲ
ート電極１４を他の領域から電気的に絶縁するためにシ
リコン酸化物等の絶縁物からなる絶縁物層１５が設けれ
らている。
従来の技術ではフローティングゲート電極としてＰ形シ
リコンを用い、ゲート絶縁膜は５００〜１０００人の厚
さを有している。近年の半導体製造技術の進歩は半導体
集積回路の微細化を急速にもたらしスゲリーングによる
ＭＯ３素子の微細化はゲート絶縁膜として１００〜５０
０Ａの厚さを要求している。ゲート絶縁膜が５００Å以
下になるとゲート電極として、Ｐ形シリコンは使えなく
なってしまう、その理由はゲートを極となるＰ形シリコ
ンは通常気相成長させた多結晶シリコンにホウ素を拡散
させて形成するが、ホウ素は容易にゲート絶縁膜である
シリコンの熱酸化膜中を熱拡散によって通り抜け、シリ
コン基板にまで拡散するからである。シリコン基板に拡
散したホウ素はＭＯ３型トランジスターのしきい値を変
化させてしまう、また、ホウ素が多量に拡散した熱酸化
膜は絶縁耐圧の低い、信頼性の低い腰となっている。
リコンを用い、ゲート絶縁膜は５００〜１０００人の厚
さを有している。近年の半導体製造技術の進歩は半導体
集積回路の微細化を急速にもたらしスゲリーングによる
ＭＯ３素子の微細化はゲート絶縁膜として１００〜５０
０Ａの厚さを要求している。ゲート絶縁膜が５００Å以
下になるとゲート電極として、Ｐ形シリコンは使えなく
なってしまう、その理由はゲートを極となるＰ形シリコ
ンは通常気相成長させた多結晶シリコンにホウ素を拡散
させて形成するが、ホウ素は容易にゲート絶縁膜である
シリコンの熱酸化膜中を熱拡散によって通り抜け、シリ
コン基板にまで拡散するからである。シリコン基板に拡
散したホウ素はＭＯ３型トランジスターのしきい値を変
化させてしまう、また、ホウ素が多量に拡散した熱酸化
膜は絶縁耐圧の低い、信頼性の低い腰となっている。
本発明では上記の欠点を除去し、微細化に伴うゲート絶
縁膜の薄膜化に対応できるフローティングゲート型のＥ
ＰＲＯＭメモリ素子を堤供するために、フローティング
ゲート電極にはＮ形の多結晶シリコンを用い、ゲート絶
縁膜の厚さは５００Ａ以下とした。さらにフローティン
グゲート電極をＮ形にしたことによる仕事関数の差を補
正するために、フローティングゲート電極を電子が注入
されていない時のＥＰＲＯＭメモリ素子のしきい値電圧
を−１．１Ｖ以下とした。
縁膜の薄膜化に対応できるフローティングゲート型のＥ
ＰＲＯＭメモリ素子を堤供するために、フローティング
ゲート電極にはＮ形の多結晶シリコンを用い、ゲート絶
縁膜の厚さは５００Ａ以下とした。さらにフローティン
グゲート電極をＮ形にしたことによる仕事関数の差を補
正するために、フローティングゲート電極を電子が注入
されていない時のＥＰＲＯＭメモリ素子のしきい値電圧
を−１．１Ｖ以下とした。
フローティングゲート電極をＮ形の多結晶シリコンとす
ることで５００Ａ以下のゲート絶縁膜を容易に形成する
ことができる。多結晶シリコンをＮ形にするにはリンや
ヒ素を拡散するが、リンやヒ素は多結晶シリコンから熱
酸化膜中へはほとんど拡散されないので、ゲート絶縁膜
の絶縁耐圧や歩留りを下げることはない、さらに、近年
の半導体製造でロヤスではトランジスタのゲート電極と
しては、Ｎ形の多結晶シリコンを用いるのが通例であり
、フローティングゲート電極にもＮ形シリコンを用いる
ことで既存のプロセスとの整合性も高くなり、プロセス
を簡単にすることができる。
ることで５００Ａ以下のゲート絶縁膜を容易に形成する
ことができる。多結晶シリコンをＮ形にするにはリンや
ヒ素を拡散するが、リンやヒ素は多結晶シリコンから熱
酸化膜中へはほとんど拡散されないので、ゲート絶縁膜
の絶縁耐圧や歩留りを下げることはない、さらに、近年
の半導体製造でロヤスではトランジスタのゲート電極と
しては、Ｎ形の多結晶シリコンを用いるのが通例であり
、フローティングゲート電極にもＮ形シリコンを用いる
ことで既存のプロセスとの整合性も高くなり、プロセス
を簡単にすることができる。
第１図に本発明に従い製作されたフローティングゲート
型半導体不揮発性メモリの構造断面図を示す、Ｎ型シリ
コン基板１の基板表面領域に１対のＰ＋型領域を設ける
。これらはそれぞれソース領域２およびドレイン領域３
である。ソース領域２とドレイン領域３との間のチャネ
ル領域の基板表面上には厚さ５００人あるいはそれ以下
の厚さを有するゲート酸化膜６およびＮ型の多結晶シリ
コンからなるフローティングゲート電極４を設ける。フ
ローティングゲート電極４の周囲にはフローティングゲ
ート電極４をＮ型シリコン基板１、ソース領域２および
ドレイン領域３から電気的に分離するため、絶縁物層５
を設ける。絶縁物層５はシリコン酸化膜やシリコン窒化
膜を用いることができる、シリコン酸化膜とシリコン窒
化膜との両方を用いた多層膜も用いることができる。こ
れらの絶縁物層は１０年以上の長期間に渡り、フローテ
ィングゲート電極内の電子を外に逃さず保持することが
できる。
型半導体不揮発性メモリの構造断面図を示す、Ｎ型シリ
コン基板１の基板表面領域に１対のＰ＋型領域を設ける
。これらはそれぞれソース領域２およびドレイン領域３
である。ソース領域２とドレイン領域３との間のチャネ
ル領域の基板表面上には厚さ５００人あるいはそれ以下
の厚さを有するゲート酸化膜６およびＮ型の多結晶シリ
コンからなるフローティングゲート電極４を設ける。フ
ローティングゲート電極４の周囲にはフローティングゲ
ート電極４をＮ型シリコン基板１、ソース領域２および
ドレイン領域３から電気的に分離するため、絶縁物層５
を設ける。絶縁物層５はシリコン酸化膜やシリコン窒化
膜を用いることができる、シリコン酸化膜とシリコン窒
化膜との両方を用いた多層膜も用いることができる。こ
れらの絶縁物層は１０年以上の長期間に渡り、フローテ
ィングゲート電極内の電子を外に逃さず保持することが
できる。
フローティングゲート電極４を電子で帯電させるには、
基板１とソース領域２に対して充分大きい負の電圧をド
レイン領域３に印加し、ドレイン領域３と基板１との接
合領域近傍になだれ降伏を起こし、このＰＮ接合空乏領
域に発生した高エネルギーの電子をゲート絶縁膜６を通
過させて、フローティングゲート電極４へ注入させるこ
とにより行う、フローティングゲート電極４から電子を
無くすにはＸ線あるいは４ｅＶ以上のエネルギーを有す
る紫外線をメモリ素子に直接照射すれば良い。
基板１とソース領域２に対して充分大きい負の電圧をド
レイン領域３に印加し、ドレイン領域３と基板１との接
合領域近傍になだれ降伏を起こし、このＰＮ接合空乏領
域に発生した高エネルギーの電子をゲート絶縁膜６を通
過させて、フローティングゲート電極４へ注入させるこ
とにより行う、フローティングゲート電極４から電子を
無くすにはＸ線あるいは４ｅＶ以上のエネルギーを有す
る紫外線をメモリ素子に直接照射すれば良い。
第１図に示した構造を有するメモリ素子においては、フ
ローティングゲート電極４・ゲート酸化Ｍ６およびＮ型
シリコン基板１からなるＭＯＳ（Ｈｅｔａ ｌ −Ｏｘ
１ｄｅ−３ｅｎ １ｃｏｎｄｕｃｔｏｒ）構造のしき
い値は−１，ＩＶより小さくなければならない、この理
由を第３図（ａ）、（ｂ）を用いて説明する。第３図（
ａ）は電子によって帯電していないフローティングゲー
ト電極を有するメモリ素子に紫外線を照射した時のＭＯ
３構造のエネルギーバンド構造を表わす模式図である。
ローティングゲート電極４・ゲート酸化Ｍ６およびＮ型
シリコン基板１からなるＭＯＳ（Ｈｅｔａ ｌ −Ｏｘ
１ｄｅ−３ｅｎ １ｃｏｎｄｕｃｔｏｒ）構造のしき
い値は−１，ＩＶより小さくなければならない、この理
由を第３図（ａ）、（ｂ）を用いて説明する。第３図（
ａ）は電子によって帯電していないフローティングゲー
ト電極を有するメモリ素子に紫外線を照射した時のＭＯ
３構造のエネルギーバンド構造を表わす模式図である。
■エネルギーｈν（ｈはブランク定数・νは光の振動数
）を持つ紫外線２１によってＮ−シリコン基板３１中で
電子２２が励起される。■充分なエネルギーを得た電子
２３はＮ＋多結晶シリコン３３とＮ−シリコン３１との
不純物の濃度差によって生じた電位差によってゲート酸
化膜３２を越えてフローティングゲート電極３３に向か
って移動する。■フローティングゲート電極内に電子２
４が蓄積される。この結果として紫外線を照射した後の
メモリ素子のバンド構造は第３図（ｂ）のようにほとん
ど平らか、もしくはＮ−シリコン基板３１がわずかに反
転するようになる。このようにＮ＋シリコンをフローテ
ィングゲート電極とするＥＰＲ，０Ｍメモリ素子は、紫
外線の照射によりフローティングゲート電極へ電子２５
が注入されてしまう、しかし、注入される電子の量はメ
モリ素子のしきい値に換算して−１，１■を越えること
は無い、その訳は紫外線の照射により励起された電子は
ゲート酸化膜に生じる電位差によってフローティングゲ
ート電極へと移動するが、この電位差がシリコンのバン
ドギャップ１゜１■を越えることは無いからである。
）を持つ紫外線２１によってＮ−シリコン基板３１中で
電子２２が励起される。■充分なエネルギーを得た電子
２３はＮ＋多結晶シリコン３３とＮ−シリコン３１との
不純物の濃度差によって生じた電位差によってゲート酸
化膜３２を越えてフローティングゲート電極３３に向か
って移動する。■フローティングゲート電極内に電子２
４が蓄積される。この結果として紫外線を照射した後の
メモリ素子のバンド構造は第３図（ｂ）のようにほとん
ど平らか、もしくはＮ−シリコン基板３１がわずかに反
転するようになる。このようにＮ＋シリコンをフローテ
ィングゲート電極とするＥＰＲ，０Ｍメモリ素子は、紫
外線の照射によりフローティングゲート電極へ電子２５
が注入されてしまう、しかし、注入される電子の量はメ
モリ素子のしきい値に換算して−１，１■を越えること
は無い、その訳は紫外線の照射により励起された電子は
ゲート酸化膜に生じる電位差によってフローティングゲ
ート電極へと移動するが、この電位差がシリコンのバン
ドギャップ１゜１■を越えることは無いからである。
従って、メモリ素子のＭＯ３構造のしきい値を−１，１
■より小さくしておけば、紫外線の照射によって電子が
フローティングゲート電極へ多少注入されても、メモリ
素子としては、情報の書き込まれていないＯＦＦの状態
を保つことが可能である。また、反対にフローティング
ゲート電極に電子が充分に注入されたＯＮ状態のメモリ
素子を紫外線によってＯＦＦ状態にすることもできる。
■より小さくしておけば、紫外線の照射によって電子が
フローティングゲート電極へ多少注入されても、メモリ
素子としては、情報の書き込まれていないＯＦＦの状態
を保つことが可能である。また、反対にフローティング
ゲート電極に電子が充分に注入されたＯＮ状態のメモリ
素子を紫外線によってＯＦＦ状態にすることもできる。
フローティングゲート電極をＮ型の多結晶シリコンとす
ることで、ゲート絶縁膜の厚さが５００Ａ以下となって
も容易に形成することができる。
ることで、ゲート絶縁膜の厚さが５００Ａ以下となって
も容易に形成することができる。
Ｎ型の多結晶シリコンを用いれば、現在既にある半導体
製造プロセスとの整合をとることができる。
製造プロセスとの整合をとることができる。
さらに、メモリ素子のしきい値を−１，１Ｖ以下に設定
しておけば、紫外線等の光によってフローティングゲー
ト電極へ電子が注入されても、メモリ素子としては充分
にＯＦＦの状態を保つことができるし、反対に、フロー
ティングゲート電極に電子が充分に注入されたＯＮ状態
のメモリ素子を紫外線等の光を照射することでＯＦＦ状
態にすることもできる。
しておけば、紫外線等の光によってフローティングゲー
ト電極へ電子が注入されても、メモリ素子としては充分
にＯＦＦの状態を保つことができるし、反対に、フロー
ティングゲート電極に電子が充分に注入されたＯＮ状態
のメモリ素子を紫外線等の光を照射することでＯＦＦ状
態にすることもできる。
第１図は本発明による半導体不揮発性メモリを表わす構
造断面図、第２図は従来の半導体不揮発性メモリを表わ
す構造断面図、第３図（ａ）は紫外線照射前のメモリ素
子のエネルギーバンド図、第３図（ｂ）は紫外線照射後
のメモリ素子のエネルギーバンド図である。 １．１１・・・Ｎ型シリコン基板 ２．１２・・・Ｐ＋型ソース領域 ３．１３・・・Ｐ＋型ドレイン領域 ４．１４・・・Ｎ型フローティングゲート電極５．１５
・・・絶縁物層 ６．１６・・・ゲート酸化膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助手導体ｆ揮発性
メ七すハ１゛面図 第１図 従来の牛導イ本′Ｆ揮発針生メモｙ’ｒｅｒ面図第２図 紫フ１線照射前快のメモリ索子 ０１守ルヘ゛−パンＦ図 （ａ） 第３図 （ｂ）
造断面図、第２図は従来の半導体不揮発性メモリを表わ
す構造断面図、第３図（ａ）は紫外線照射前のメモリ素
子のエネルギーバンド図、第３図（ｂ）は紫外線照射後
のメモリ素子のエネルギーバンド図である。 １．１１・・・Ｎ型シリコン基板 ２．１２・・・Ｐ＋型ソース領域 ３．１３・・・Ｐ＋型ドレイン領域 ４．１４・・・Ｎ型フローティングゲート電極５．１５
・・・絶縁物層 ６．１６・・・ゲート酸化膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助手導体ｆ揮発性
メ七すハ１゛面図 第１図 従来の牛導イ本′Ｆ揮発針生メモｙ’ｒｅｒ面図第２図 紫フ１線照射前快のメモリ索子 ０１守ルヘ゛−パンＦ図 （ａ） 第３図 （ｂ）
Claims (2)
- （１）第１導電型の半導体基板表面領域に間隔をおいて
設けられた逆導電型のソース・ドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間のチャネル領域上に
設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設け
られたフローティングゲート電極と、前記フローティン
グゲート電極を完全に覆うように設けられた絶縁膜とか
ら成るフローティングゲート型半導体不揮発性メモリに
おいて、前記第１導電型の半導体基板はＮ型のシリコン
であり、前記フローティングゲート電極はＮ型の多結晶
シリコンであることを特徴とする半導体不揮発性メモリ
。 - （２）前記第１導電型の半導体基板と前記ゲート絶縁膜
と前記フローティングゲート電極とによって定まる金属
−酸化物−半導体からなるＭＯＳ構造のしきい値が−１
．１Ｖより小さいことを特徴とする特許請求の範囲第１
項記載の半導体不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141164A JPH01310577A (ja) | 1988-06-08 | 1988-06-08 | 半導体不揮発性メモリ |
| US07/361,255 US5401991A (en) | 1988-06-08 | 1989-06-05 | Optically eraseable nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141164A JPH01310577A (ja) | 1988-06-08 | 1988-06-08 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01310577A true JPH01310577A (ja) | 1989-12-14 |
Family
ID=15285625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141164A Pending JPH01310577A (ja) | 1988-06-08 | 1988-06-08 | 半導体不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5401991A (ja) |
| JP (1) | JPH01310577A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605484B2 (en) | 2001-11-30 | 2003-08-12 | Axcelis Technologies, Inc. | Process for optically erasing charge buildup during fabrication of an integrated circuit |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3760384A (en) * | 1970-10-27 | 1973-09-18 | Cogar Corp | Fet memory chip including fet devices therefor and fabrication method |
| US4472871A (en) * | 1978-09-21 | 1984-09-25 | Mostek Corporation | Method of making a plurality of MOSFETs having different threshold voltages |
| US4513303A (en) * | 1980-07-08 | 1985-04-23 | International Business Machines Corporation | Self-aligned metal field effect transistor integrated circuit |
| US4412129A (en) * | 1981-04-01 | 1983-10-25 | Eaton Corporation | Adjustable photoelectric detector head for solid state limit switch |
-
1988
- 1988-06-08 JP JP63141164A patent/JPH01310577A/ja active Pending
-
1989
- 1989-06-05 US US07/361,255 patent/US5401991A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5401991A (en) | 1995-03-28 |
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