JPH03190230A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH03190230A
JPH03190230A JP1330429A JP33042989A JPH03190230A JP H03190230 A JPH03190230 A JP H03190230A JP 1330429 A JP1330429 A JP 1330429A JP 33042989 A JP33042989 A JP 33042989A JP H03190230 A JPH03190230 A JP H03190230A
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polysilicon layer
silicon substrate
insulating layer
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Takao Miura
隆雄 三浦
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体基板と絶縁層が接触した構造を有する半導体装置
に関し。
半導体基板と絶縁層との間の界面単位による空互層の発
生を防止することを目的とし。
ｎ型（またはｎ型）の半導体基板と、該半導体基板の一
表面における一部領域を挟んで互いに対向するようにし
て該半導体基板に形成された二つのｎ型（またはＰ型）
の領域と、該一部領域における該半導体基板表面に形成
された導電層と、該半導体基板と導電層間に介在し、該
半導体基板中および導電層中よりも該絶縁層中に偏析し
やすく且つ負（または正）の固定電荷を発生する物質が
ドープされている絶縁層とを含むように構成する。
〔産業上の利用分野］ 本発明は、半導体基板と絶縁層が接触した構造を有する
半導体装置に関する。
（従来の技術］ 例えば、Ｐ型のシリコン基板と、この上に形成された酸
化シリコン層とが接触したＳｉ／ＳｉＯ２界面近傍には
空乏層が発生する。これは、Ｓｉ／ＳｉＯ□界面に一５
ｉｎ”のような界面準位が生じるためと考えられている
。このような空乏層が、素子分離絶縁層の周囲に生じる
と、この分離絶縁層に接して形成されているｎ型の拡散
領域９例えばＭＩＳ　　ｌ−ランジスタのソース−ドレ
イン領域間に導通が生じ、正常な動作が行われなくなる
（素子形成領域内リーク）。また、隣接する素子形成領
域のそれぞれに形成されているＭＩＳ　　トランジスタ
間に導通が生し。
所期の素子分離が達成されない（素子形成リーク間リー
ク）。
上記のような問題を解決するために１例えばｎ型のシリ
コン基板の場合には、Ｓｉ／ＳｉＯ□界面における基板
側に、硼素（Ｂ）のようなｎ型不純物を高濃度に導入す
ることにより、空乏層の発生を防止する方法が採用され
た。しかしながら、硼素（Ｂ）のような不純物はシリコ
ン基板中で拡散しやすく。
素子形成領域内に拡がって有効面積を減少する。
例えばＭＩＳ　　ｔ−ランジスタにおいては、チャネル
幅が設計値より狭くなる狭チャネル効果を生じ、ＭＩＳ
トランジスタが所期の駆動能力を得られなくなる。
（発明が解決しようとする課題〕 これに対して＋　Ｓ　ｉ　／　Ｓ　ｉ　Ｏ２界面におけ
る５ｔＯｚ層に直接アルミニウム（ＡＩ）等を導入し、
空乏層の発生を防止する方法が９本発明者らにより提案
されている。（特願昭６３−００９４５８　、特願昭６
３−２３６０２５　、特願昭６３−３１０４５７等） すなわち、　Ａｔ等はＳｉＯ２中において負の固定電荷
を形成するためにｎ型シリコン基板中のキャリヤが誘引
され、界面近傍に空乏層が生じなくなる。
上記ＳｉＯ２層に対するＡＩの導入方法としては、アル
ミニウムを含む溶液に浸漬する化学的方法、イオン注入
法等の他に、　ＳｉＯ□層上に９例えばポリシリコン層
を堆積し、このポリシリコン層にイオン注入法等により
Ａｔを導入したのち、熱処理してＡＩをＳｉＯ□層に拡
散させる方法が開示されている。この第３の方法によれ
ば、乾式の工程でＡＩの導入を行うことができるばかり
でなく、乾式法の一つであるイオン注入法におけるよう
な注入深さの制御の困難さを伴わない。
すなわち、上記イオン注入法においては、　ＳｉＯ□層
を突き抜けないようにＡＩを注入しなければならないが
、これを保証するためには、　Ｓｉｎ、、層は１０００
Å以上の厚さを必要とする。一方、空乏層の発生を防止
するためには、Ｓｉ／５ｉＯｚ界面から５０〜１００人
程度の領程度ＡＩが分布していることが必要である。
これらの条件を満足するようにイオン注入深さを制御す
ることは極めて困難である。これに対して上記ポリシリ
コン層をＡｔの拡散源とし、ここからＡＩを５ｉＯｚ層
に拡散させる方法においては、　ＡｔイオンがＳｉｎ、
層を突き抜けるようなことは起こらないので、　ＳｉＯ
□層の厚さを５０人程度に薄く形成しておくことができ
、　ＡＩによる負電荷の効果を充分に発揮させることが
可能である。
上記出願においては、＾ｌ拡散源となるポリシリコン層
を、拡散工程中または拡散処理後に酸化してＳｉ０２層
とするものである。
本発明は、上記ＡＩの拡散として用いたポリシリコン層
を電極等に利用する構造および方法を提供することを目
的とする。
〔課題を解決するための手段〕
上記目的は、ｐ型（またはｎ型）の半導体基板と、該半
導体基板の一表面に形成された導電層と。
該半導体基板と導電層との間に介在する絶縁層であって
、該半導体基板中および導電層中よりも該絶縁層中に偏
析しやすく且つ負（または正）の固定電荷を発生する物
質がドープされている絶縁層とを含むことを特徴とする
本発明に係る半導体装置、および、ｐ型（またはｎ型）
の半導体基板の一表面に絶縁層および導電層を順次積層
する工程と、該半導体基板中および導電層中よりも該絶
縁層中に偏析しやすく且つ該絶縁層中に負（または正）
の固定電荷を発生する物質を該導電層にドープする工程
と、該半導体基板を熱処理して該物質を該絶縁層中に偏
析させる工程とを含むことを特徴とする本発明に係る半
導体装置の製造方法、ならびに、Ｐ型（またはｎ型）の
半導体基板と、該半導体基板の一表面に画定された一部
領域を挟んで互いに対向するようにして該半導体基板表
面に形成された二つのｎ型（またはｐ型）の領域と該一
部領域における該半導体基板表面に形成された導電層と
、該半導体基板と導電層間に介在する絶縁層であって、
該半導体基板中および導電層中よりも該絶縁層中に偏析
しやすく且つ負（または正）の固定電荷を発生する物質
がドープされている絶縁層とを含むことを特徴とする本
発明に係る半導体装置によって達成される。
〔作　用］ 素子分離領域におけるＳｉＯ□層に負の固定電荷を形成
するＡＩの拡散源として用いたポリシリコン層を酸化せ
ずに１分離領域のトレンチ内、あるいは。
フィールドアイソレーションの場合には基板表面。
に残すことにより導電層として利用することができる。
また、　ＳｉＯ□層がゲート絶縁膜を構成する場合には
、ポリシリコン層をゲート電極として利用できる。この
場合、ポリシリコン層からゲート絶縁膜に拡散したＡＩ
によりチャネル領域にＰ゛層が誘起されるため、しきい
値（Ｖい）が高い側に移行する。
すなわち、ポリシリコン層に導入するＡＩの量を変える
ことにより・＋　ｖｔｈを制御できる。これは１例えば
ＲＯＭ　（読出し専用メモリ）の書込みに応用できる。
さらに、　ＥＥＦＲＯＭ　（電気的に消去および書込み
可能な読出し専用メモリ）においては、蓄積ゲートに書
込みを行うためのトンネル絶縁膜は数１０〜１００人程
度の厚程度されているが＋　Ｖｔｋ制御のためのイオン
注入（チャネルドープ）において、このトンネル絶縁膜
が損傷を受けて耐圧が低下し、書込み情報の保持ができ
なくなる問題があった。これに対して１本発明によれば
、ＡＩ拡散源として用いたポリシリコン層を蓄積ゲート
として利用でき、しかも、Ｖい制御は、イオン注入を用
いずとも、このポリシリコン層からゲート絶縁膜に拡散
した八ｌによる負電荷によって可能であり、従来のよう
な耐圧低下の問題が生じない。
〔実施例］ 以下本発明の原理を第１図および第２図を参照して説明
する。
第１図を参照して、同図（ａ）に示すように、ｐ型のシ
リコン基板１の表面を熱酸化する等により。
その上にＳｉｎ２層２を形成する。次いで、同図（１）
）に示すように、　Ｓｉｎ、層２上に厚さ約３０００人
のポリシリコン層４を堆積したのち、ポリシリコン層４
にＡＩをイオン注入する。同図において符号５は、注入
されたＡＩ原子を模式的に示したものである。
次いで、シリコン基板１を、窒素雰囲気中９５０゛Ｃ以
上の温度で熱処理する。これにより、ポリシリコン層４
中のＡＩ原子５がＳｉＯ□層２に偏析し、負の固定電荷
６を生じる。この固定電荷６によりシリコン基板１の表
面近傍には、ｐ′領領域誘起される。Ｓｉｎ２層中に注
入されたＡＩが負の固定電荷を生じることについては、
素子分離領域のＳｉＯ□層に旧を注入した場合における
。ＭＩＳトランジスタのリーク電流の減少やＭＯＳダイ
オードにおけるＶＦＲ（ＭＯＳダイオードの表面電荷が
零どなるゲート電圧）の低下から確かめられている。（
前記出願明細書参照） 第２図は、シリコン基板１に設けられたトレンチ（溝）
内に形成されたＳ１０２層２中に、第１図で説明したと
同様の方法により負の固定電荷６を形成する場合である
。トレンチ３内には、ポリシリコン層４が充填されてお
り、このポリシリコン層４に導入された八１がＳｉＯ２
層２に熱拡散して負の固定電荷６を生じ、トレンチ周囲
には、ｐ″領域誘起される。上記の方法によれば、イオ
ン注入におけるような射影効果が生じないため、トレン
チ３の内壁周囲のＳｉＯ２層２全体に均一にＡＩを導入
することができる。
第３図は、ポリシリコン層４および下地のＳｉ０２層２
の深さ方向におけるＡＩの濃度分布を示すグラフである
。同図（ａ）はポリシリコン層４にＡＩをイオン注入し
たままの状態における分布、［有］）は窒素雰囲気中、
　１０００″Ｃで６０分間熱処理したのちの分布である
。Ｓｉ０２層２およびポリシリコン層４の厚さは。
それぞれ、約０．１　μｍおよび約０．２μｍである。
また、　ＡＩの注入条件は、イオンエネルギー４０Ｋｅ
Ｖ。
ドーズ量５　ＸＩＯ”ｃｍ−２である。なお、ポリシリ
コン層４の表面には自然酸化膜が存在する。
熱処理前の状態では、　Ａｔの大部分は表面の自然酸化
からポリシリコン層４内にわたって存在する。
しかし、熱処理を施すと、　ＡＩの分布のピークは前記
自然酸化膜とＳｉＯ□層２に位置し、ポリシリコン層４
およびＳｉ０２層２の下地のシリコン基板におけるＡＩ
の濃度は、ピーク濃度より３〜４桁小さく。
ノイズレベル程度であることが示されている。すなわち
、上記熱処理条件の下では、ポリシリコン層４のＡｔが
９表面の自然酸化膜およびＳｉＯ□層２中に偏析し、シ
リコン基板中には拡散しないことが分かる。
第４図は本発明の第１の実施例説明図であって。
シリコン基板１に設けられた素子分離用のトレンチ３（
トレンチアイソレーション）に本発明を適用する場合の
一例である。
同図（ａ）を参照して１周知の方法により、シリコン基
板１の表面に５ｉＯｚ層２ＩおよびＳｉ３Ｎ、層７を順
次形成したのち１周知のりソゲラフ技術を用いてＳｉ、
Ｎ４層７およびＳｉＯ□層２．を選択的にエツチング除
去し９表出するシリコン基板１をエツチング除去してト
レンチ３を形成する。
次いで、同図（ｂ）に示すように＋　　５層７４層７を
マスクとして、トレンチ３内に表出するシリコン基板ｌ
を熱酸化して、厚さ約５００人のＳｉＯ２層２を形成し
たのち１周知のＣＶＤ（化学気相成長）法を用いて、同
図（Ｃ）に示すように、シリコン基板１表面金体にポリ
シリコン層４を堆積する。これにより。
トレンチ３内部はポリシリコン層４により埋め込まれる
。
次いで、ポリシリコン層４に八ｌをイオン注入する。も
ちろん、同図（Ｃ）の工程において、　ＡＩをドープし
たポリシリコン層４を堆積してもよい。上記イオン注入
は、　ＡＩがポリシリコンＮ４を突き抜けないようにし
て行う。＾ｌはポリシリコン中を拡散しやすいので、ポ
リシリコン層４の表面近傍に。
必要なドーズ量のＡＩ原子５をイオン注入しておけばよ
い。このための条件は１例えばイオンエネルギー４ＱＫ
ｅＶ　、　　ドーズ量Ｉ　Ｘｌ０１６ｃｍ−２である。
イオン注入ののち、シリコン基板１を１例えば、窒素雰
囲気中、９５０°Ｃｌ２Ｏ分間熱処理する。その結果。
同図（ｄ）に示すように、ポリシリコン層４中のＡＩは
ＳｆＯ□層２に偏析して負の固定電荷６を形成する。
この負の固定電荷６により、トレンチ３の近傍における
シリコン基板１には＋Ｐ”ｐＭ域が誘起され。
トレンチアイソレーションによる分離される素子形成領
域間のリークが生じなくなる。
上記ののち２周知の異方性エツチング技術を用いて、シ
リコン基板１表面のポリシリコン層４をエッチバックし
、同図（ｅ）に処理ように、トレンチ３内部のみにポリ
シリコン層４．を残す。このポリシリコン層４．はトレ
ンチの埋め込み材料として利用できる。
上記実施例におけるポリシリコン層４に対するＡＩのイ
オン注入の代わりに、第２の実施例を示す第５図のよう
に、ポリシリコン層４をエッチバックしてトレンチ３内
にのみポリシリコン層４．を残した状態で、　ＡＩ原子
５をイオン注入し、そののち上記実施例におけるのと同
様の熱処理を行って。
Ａ　Ｉ　＠　Ｓ　ｉ　Ｏ□層２に偏析させる順序として
もよい。
第６図は本発明の第３の実施例説明図であって。
Ｐ型のシリコン基板１表面近傍にｐ″領域素子分離領域
（フィールドアイソレーション）を形成する場合に本発
明を適用した一例である。
同図（ａ）に示すように、シリコン基板１の一表面に、
厚さ約１０００人のＳｉＯ□層２および厚さ約３０００
人のポリシリコン層４を形成したのち、ポリシリコン層
４全面にＡＩ原子５をイオン注入する。この注入条件は
前記実施例と同じとする。次いで、シリコン基板１を熱
処理して、ポリシリコン層４中のＡＩをＳｉＯ□層２に
偏析させる。この熱処理条件も前記実施例と同じとする
。これにより、同図（ｂ）に示すように、　ＳｉＯ□層
２中に負の固定電荷６が形成され、　Ｓｉｎ、層２直下
のシリコン基板１に、ｐ”ｓＵ域が誘起される。
次いで３周知のリソグラフ技術を用いて、同図（Ｃ）に
示すように、フィールドアイソレーション形成領域をマ
スクするレジスト層９を形成し、レジスト層９から表出
するポリシリコン層４およびＳｉＯ□層２を１周知のエ
ツチング技術を用いて除去する。その結果、シリコン基
板１には、エツチングされなかったＳｉＯ□層２中の負
の固定電荷６により誘起されたｐ＋領領域ら成るフィー
ルドアイソレーションが形成される。
次いで、同図（ｄ）に示すように、シリコン基板１表面
を熱酸化してゲート絶縁層１１を形成する。フィールド
アイソレーション領域に残ったポリシリコン層４表面に
も、上記熱酸化工程によって酸化膜が形成される。この
のち、シリコン基板１全面に別のポリシリコン層１２を
堆積する。このポリシリコン層１２を選択的にエツチン
グし、同図（ｅ）に示すように、ゲート電極１４を形成
する。
次いで、ゲート電極１４．および、フィールドアイソレ
ーション領域に残ったポリシリコン層４をマスクとして
５例えば砒素（Ａｓ）のようなｎ型不純物をシリコン基
板１表面にイオン注入し、ソース・ドレイン領域１５を
形成する。このようにＭＯＳ　　トランジスタＴｒ＋お
よびＴｒ、が形成される。これらＭＯＳ　）ランジスタ
のｎ型ソース・ドレイン領域１５は、フィールドアイソ
レーション領域のｐ”？Ｊ域により分離されており、ト
ランジスタＴｒ、およびＴｒ２相互間にリークが生じな
くなる。
上記実施例におけるポリシリコン層４からＳｉ０２層２
へのＡｌの偏析のための熱処理は、ポリシリコン層４お
よびＳｉｎ、層２を同図（Ｃ）のようにエツチングした
のちに行ってもよい。この場合、上記エツチングは、第
４の実施例を示す第７図のように。
ポリシリコン層４のみとし、シリコン基板１全面にＳｉ
Ｏ□層２を残してもよい。このようにＳｉ０２層２をシ
リコン基板１全面に残すことは、基板へのダメージを少
なくシ、欠陥の発生を低減する利点がある。また、第６
図および第７図のように、フィールドアイソレーション
領域にポリシリコン層４を残すことは、このポリシリコ
ン層４に負電圧を印加することによってｐ°化を促進し
、リーク防止能力を高めようとする場合に有効である。
第８図は本発明の第５の実施例であって、　ＭＯＳトラ
ンジスタのＶｔｈの制御に本発明を適用する場合の一例
である。
同図（ａ）に示すように、ｐ型のシリコン基板１の一表
面を熱酸化して厚さ約１０００人のゲート絶縁層１１を
形成したのち、シリコン基板１全面に、厚さ約３０００
人のポリシリコン層４を堆積する。次いで。
ポリシリコン層４にＡＩ原子５をイオン注入したのち、
シリコン基板１を熱処理して、ポリシリコン層４中のＡ
Ｉをゲート絶縁層１１に偏析させ、同図（ｂ）に示すよ
うに、ゲート絶縁層１１中に負の固定電荷６を形成する
。上記注入条件は、イオンエネルギ４０ＫｅＶ、ドーズ
量Ｉ　Ｘ　１０　”　ｃｍ−２＋　また、熱処理条件は
窒素雰囲気中、９５０°Ｃ９２０分間とする。
次いで５周知のリソグラフ技術を用いてポリシリコン層
４をパターンニングし、同図（Ｃ）に示すように、ゲー
ト電極１４を形成する。そして、ゲート電極１４をマス
クとしてシリコン基板１に、　Ａｓのようなｎ型不純物
をイオン注入し、ソース・ドレイン領域１５を形成する
。この注入条件は９例えばＡｓイオンの場合、イオンエ
ネルギー１８０　ＫｅＶ、ドーズ１５　Ｘ　１０”ｃｍ
−”とする。こののち、シリコン基板１を熱処理して、
ｎ型不純物を活性化する。このようにして、ｎチャネル
ＭＯＳ　）ランジスタが形成される。
ゲート絶縁層ｌｌ中のＡ１による負の固定電荷６により
、ゲート電極１４直下におけるシリコン基板１表面近傍
にはｐ″領域誘起される。これにより。
ｎチャネルＭＯＳ　）ランジスタのＶいが所望の値に制
御される。ソース・ドレイン領域１５においては。
誘起されたｐ電荷は、高濃度のｎ型不純物によって補償
されてしまう。
上記実施例において、ポリシリコン層４中のＡ１原子５
をゲート絶縁層１１に偏析させるための熱処理は、ポリ
シリコン層４をゲート電極１４にパターンニングしたの
ちに行ってもよい。さらに、この熱処理は、ポリシリコ
ン層４をゲート電極１４にパターンニングし、ゲート電
極１４をマスクとしてｎ型不純物をイオン注入したのち
に行ってもよい。
この方法によれば、　ＡＩの偏析とｎ型不純物の活性化
とを同一の熱処理で行うことができる。
上記ＶＬｈの制御は、ｎ型のシリコン基板１を用い、同
図（Ｃ）の工程において、Ｂのようなｎ型不純物をイオ
ン注入してソース・ドレイン領域１５を形成して成るｐ
チャネルＭＯ３）ランジスタの場合にも適用できる。こ
のよう番こして作製されたｐチャネルＭＯＳトランジス
タは、一般に、ノーマリオン型である。
上記実施例によれば、ＭＯ３Ｉ−ランジスタのＶｔｋ制
御を、シリコン基板１に直接不純物をイオン注入するこ
となく達成でき８　イオン注入によるゲート絶縁層の損
傷を回避できる利点がある。また＋Ｖｔｈ制御のための
不純物源として用いたポリシリコン層は、ゲート電極と
して利用されるため、工程数を増加させない利点がある
。
第９図は本発明の第６の実施例説明図であって。
本発明をＲＯＭの書込みに利用する例である。
同図（ａ）に示すように、ｎ型のシリコン基板１には、
ゲート電極２１とｎ型のソース・ドレイン領域２２とか
ら成る複数のＭＯＳ　　）ランジスタが形成されている
。第９図には、二つのＭＯＳ　　Ｉ−ランジスタＴｒ１
＋　Ｔｒ２が示されている。これらのＭＯＳトランジス
タはノーマリ・オンの特性を有するように形成されてい
る。いま、トランジスタＴｒ２をノーマリ・オフとする
ことにより書込みを行うとする。
シリコン基板１表面に、トランジスタＴｒｚを表出する
開口を有するレジスト層２３を形成し、この開口内にＡ
Ｉをイオン注入する。このイオン注入は。
ポリシリコンから成るシリコン基板１に八ｌを導入する
のが目的であるから、レジスト層２３は、少なくとも書
込みを行わないトランジスタ、例えばトランジスタＴｒ
、のゲート電極２１をマスクするものであればよい。ま
た、ソース・ドレイン領域２２には、ゲート絶縁層と同
じＳｉ０２層２４を透過したＡＩが注入される。しかし
、トランジスタＴｒｚをノーマリ・オフとする。すなわ
ち、そのＶｔｈを高くするに必要なＡＩの濃度はＩ　Ｘ
ＩＯ”ｃｍ−”程度であり、ソース・ドレイン領域２２
のｎ型不純物によって補償されてしまう。
レジスト層２３を除去したのち、シリコン基板１を熱処
理して、ゲート電極２１中のＡＩ原子５を５ｉＯｚ層２
４に偏析させ、同図（ト））に示すように、負の固定電
荷６を形成する。これによりトランジスタＴｒｚのチャ
ネル領域にｐ″領域誘起され＋Ｖｔｈが上昇し、トラン
ジスタＴｒｚはノーマリ・オフの状態となる。すなわち
、書込みが完了する。
第１０図は本発明の第７の実施例説明図であって。
０ＭＯ５構造におけるｎチャネルＭＯＳ　　！−ランジ
スタのＶい制御に本発明を適用した場合の例である。
同図（ａ）に示すように、ｎ型のシリコン基板１にはｎ
ウェル２６が形成されている。ｎウェル２６中に形成さ
れたｐ゛ソースドレイン領域２５から成るｐチャネルＭ
ＯＳトランジスタＴｒ□と、シリコン基板１に形成され
たｎ゛ソースドレイン領域２２から成るｎチャネルＭＯ
Ｓ　　）ランジスタＴｒ、とが０ＭＯ５構造を構成する
。シリコン基板１表面に、ｎチャネルトランジスタＴｒ
４を表出する開口を有するレジスト層２７を形成し、こ
の開口内にＡＩをイオン注入する。このイオン注入にお
いて、ポリシリコンから成るゲート電極２１にＡＩ原子
５が導入される。
また、ｎ型のソース・ドレイン領域２２には、ゲート絶
縁層と同じＳｉｎ、層２４を透過したＡＩが注入される
。しかし、ｎチャネルトランジスタＴｒ４のＶＬｈを高
くするに必要なＡＩの濃度はＩ　Ｘ１０１８ｃｍ−”程
度であり、ソース・ドレイン領域２２のｎ型不純物によ
って補償されてしまう。
次いで、レジスト層２７を除去したのち、シリコン基板
１を熱処理する。これにより、ｎチャネルトランジスタ
Ｔｒ４のゲート電極２１から、その直下の５ｉ０２層２
４にＡ１が偏析し、同図（ｂ）に示すように。
負の固定電荷６を形成する。したがって、ｎチャネルト
ランジスタＴｒ４のチャネル領域にはＰ″領域誘起され
＋　ｖｔｈが上昇する。すなわち、νいの制御が行われ
る。
第１１図は本発明の第８の実施例説明図であって。
ＥＥＦＲＯＭ　（電気的に消去および書込み可能なＲＯ
Ｍ）の読出し電圧の制御に本発明を適用する例である。
同図（ａ）を参照して、書込みおよび消去用の電極とな
るｎ型領域３１が形成されたｐ型のシリコン基板１上に
、ゲート絶縁層３２を形成する。ゲート絶縁層３２は、
　５００〜１０００人程度の厚さを程度、ｎ型領域３１
上のみが７０〜１００人程度と薄程度れている。
この薄くされている部分はトンネル膜と呼ばれる。
ゲート絶縁層３２に上記トンネル膜を形成する方法は周
知であり、かつ１本発明と直接関係ないので説明を省略
する。ゲート絶縁層３２上にポリシリコン層４を堆積し
たのち、ポリシリコン層４にＡＩ原子５をイオン注入す
る。この注入条件は前記第６および第７の実施例におけ
るものと同じでよい。
次いで、シリコン基板１を熱処理し、ポリシリコン層４
中のＡｔをゲート絶縁層３２に偏析させる。
これにより、同図０））に示すように、ゲート絶縁層３
２中に負の固定電荷６が形成され、シリコン基板１表面
近傍にはｐ″領域誘起される。ゲート絶縁層３２におけ
る負の固定電荷６は〜１ｏＩ３ｃｌＩ＋弓程度であり、
〜１０”ｃｍ−”の不純物を有するｎ型領域３１の濃度
は実質的に変化しない。
次いで、ポリシリコン層４表面を熱酸化し、同図（Ｃ）
に示すように、厚さ約４００人の５ｉ０２層３３を形成
したのち、　５ｉＯｚｌｉ３３上にポリシリコン層３４
を堆積する。そして１周知のりソゲラフ技術を用いてポ
リシリコン層３４１５１０２層３３．ポリシリコン層４
を順次選択的にエツチングする。これにより、同図（ｄ
）に示すように、ポリシリコン層４がら成る浮遊ゲート
（ＦＧ）、および、ポリシリコン層３４がら成る制御電
極（ＣＧ）を形成する。そののち、制御ゲート（ＣＧ）
および浮遊ゲート（ＰＧ）をマスクとしてシリコン基板
１に１例えばＡｓのようなｎ型不純物をイオン注入して
、ソース・ドレイン領域３５を形成して、　ＥＥＦＲＯ
Ｍが完成する。
本実施例によれば、　ＥＥＰＲＯＭの読出し電圧、すな
わち、制御電極（ＣＧ）、　　ｎ型領域３１およびソー
ス領域３５．から成るＭＯＳ　　）ランジスタのＶいを
制御するために、従来はゲート絶縁層３２直下のチャネ
ル領域にｐ型不純物をイオン注入していたのに代わり、
ゲート絶縁層３２中の負の固定電荷６により誘起される
ｐ″領域よってＶｔｈの制御が可能となる。その結果、
ｎ型領域３１上のゲート絶縁層３２の薄い部分がイオン
注入により損傷を受け、所要の耐圧が得られないという
問題を回避することができる。
〔発明の効果〕
本発明によれば、シリコン基板に接して５ｉｏｚ層が形
成された場合に＋　Ｓｉ／Ｓｉｎ、界面に空乏層が発生
ずることを防止するために、シリコン基板に硼素（Ｂ）
のような拡散しやすい不純物を導入し７たり。
あるいは、　ＳｉＯ□層に、これを透過しないようにし
て酎をイオン注入する等の方法に付随する問題点を回避
可能とする効果がある。また、トレンチ型あるいはフィ
ールドアイソレーション型の素子分離構造における５ｉ
０２層にも均一かつ容易に八１を導入することが可能で
ある。さらに、　ＡＩ拡散源として用いたポリシリコン
層を電極等として利用することが可能である。これらに
より、この種の半導体装置の製造工程を簡素化可能とす
る効果がある。
【図面の簡単な説明】
第１図および第２図は本発明の原理図。 第３図はシリコン基板／Ｓｉｎｇ層／ポリシリコン層構
造におけるＡＩの偏析を示すグラフ。 第４図乃至第１１図のそれぞれは本発明の詳細な説明図 である。 図において。 ■はシリコン基板。 ２と２１と２４と３３はＳｉ０２層、　　３はトレンチ
。 ４と４１と１２と３４はポリシリコン層。 ５はＡＩ原子、　　６は負の固定電荷。 ７は５ｉＪ４層、　　９と２３と２７はレジスト層。 １１と３２はゲート絶縁層、１４と２１はゲート電極。 １５と２２と２５と３５はソース・ドレイン領域。 ２６はｎウェル、　　３１はｎ型領域。 ＣＧは制御電極、　　ＰＧは浮遊ゲートである。 Ａ（イ仁ｐ月の々艮ｒ里９図（子の　１）第１図 本奢りの青、チ里圓（子の２） 第　　２Ｉ！１ δ 濃度（４＋／ｃ−’） オ（令四　　〇　実　方セし　イテ１　　（千　の　ｊ
ン第　４Ｉ２］ Ａ１濃／ｌ（８ＭａＱ 、木Ｑｅ月の　賞力台、イ列（〒　の　１３）第 図 坏ノ燈９月の実方也イ列（干の２ン 木全　日月ｎＴ力り例　（千　の４９ ％ 図 第 図 木麦明ｎ賓方也イ列けの６） 第 図 木登日月の実７色イ列 （芝の ３） 第 図 ノ艮４【　日月の　実　力色イタ−１（乏　ｎ５）第 δ 図 本発明のＴ：絶倒（マの７） 第 ０ 図

Claims (3)

    【特許請求の範囲】
  1. （１）ｐ型（またはｎ型）の半導体基板と、該半導体基
    板の一表面に形成された導電層と、該半導体基板と導電
    層との間に介在する絶縁層であって、該半導体基板中お
    よび導電層中よりも該絶縁層中に偏析しやすく且つ負（
    または正）の固定電荷を発生する物質がドープされてい
    る絶縁層 とを有することを特徴とする半導体装置。
  2. （２）ｐ型（またはｎ型）の半導体基板の一表面に絶縁
    層および導電層を順次積層する工程と、該半導体基板中
    および導電層中よりも該絶縁層中に偏析しやすく且つ該
    絶縁層中に負（または正）の固定電荷を発生する物質を
    該導電層にドープする工程と、 該半導体基板を熱処理して該物質を該絶縁層中に偏析さ
    せる工程 とを含むことを特徴とする半導体装置の製造方法。
  3. （３）ｐ型（またはｎ型）の半導体基板と、該半導体基
    板の一表面に画定された一部領域を挟んで互いに対向す
    るようにして該半導体基板表面に形成された二つのｎ型
    （またはｐ型）の領域と、 該一部領域における該半導体基板表面に形成された導電
    層と、 該半導体基板と導電層間に介在する絶縁層であって、該
    半導体基板中および導電層中よりも該絶縁層中に偏析し
    やすく且つ負（または正）の固定電荷を発生する物質が
    ドープされている絶縁層とを含むことを特徴とする半導
    体装置。
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