JPH0219933A - 記憶回路制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロプロセッサを搭載した機器における
記憶回路制御装置に関し、特に記憶回路であるＲＯＭの
ソフトウェアのデバッグ検証作業を簡単に行うことが可
能な記憶回路制御装置に関する。

〔従来の技術〕

第７図は、−船釣な８ビツトマイクロプロセツサシステ
ムにおける従来の記憶回路制御装置の一例を示す構成図
である。１は記憶回路制御装置であって、アドレスバス
ＡＢに接続されたアドレス制御ＲＯＭ回路２と、これの
出力信号及びマイクロプロセッサからの各制御信号（例
えばリード／ライト信号等）を入力して記憶回路４のメ
モリ領域を選択する選択信号を出力する記憶回路制御回
路３０２つの回路を有している。また、記憶回路４は、
パスバッファ５を介してデータバスＤＢとデータの入出
力を行っている。

第８図は、記憶回路４のメモリマツプである。

この図において、アドレスｏｏｏｏ〜７ＦＦＦ番地は主
にプログラム等のデータを格納するためのプログラム領
域であシ、一方８０００〜ＦＦＦＦ番地はプログラム以
外のデータ、すなわち画信号データや制御情報データ等
を格納するためのデータ蓄積領域である。また、上記プ
ログラム領域のうち、００００〜ＩＦＦＦ番地を読出し
専用のＲＯＭ領域とし、２０００〜７ＦＦＦ番地を読出
し及び書込み可能な損財領域としている。なお、第８図
に示すプログラム領域、ｏｏｏｏ〜７ＦＦＦ番地は８ｋ
Ｂ毎にベースバンクθ〜３と呼ぶことにする。

第７図において、アドレス制御ＲＯＭ回路２は、アドレ
スバスＡＢの１６本のアドレス線のうチ上位１０本と接
続され、前述した記憶回路４の各メモリ領域を選択する
ために、次に示す５８１類の信号を出力する。

（ａ）　ＲＯＭ領域（ベースパンクＯ）選択信号（ｂ）
　ＲＡＭ領域（ベースバンク１）選択信号（ｃ）　ＲＡ
Ｍ領域（ベースバンク２）選択信号（ｄ）　ＲＡＭ領域
（ベースバンク３）選択信号（ｄ）　ＲＯＭ　／　ＲＡ
Ｍ領域識別信号第９図に、これらの信号（−）〜（、）
とアドレスとの対応図を示す。この図において、各々の
メモリ領域に対応するアドレスで各選択信号（、）〜（
ｄ）がｒＨＪとなっている。また、ＲＯＭ／ＲＡＭ領域
識別信号（、）は、ＲＯＭ領域選択信号（、）がｒＨＪ
となっているところでのみｒＨＪとなってＲＯＭ領域の
識別を行っている。なお、この図において（ｆ）のＲＯ
Ｍ　／　ＲＡＭ領域識別信号については後述するテスト
時の動作の際に説明する。

以上説明した５種類の信号及びマイクロプロセッサの各
制御信号（リード信号ＲＤ、ライト信号ＷＲ、メモリリ
クエスト信号ＭＲＥＱ等）が記憶回路制御回路３に入力
されることによって、この記憶回路制御回路３は、記憶
回路４の各メモリ領域に対して所定の制御作用（データ
の入出力等）を行うのである。

ところで、通常記憶回路４のＲＯＭ領域に格納されてい
るプログラムは、初期の状態においてはデバッグによる
検証がなされていないので、このプログラムが正常に動
作するという保証はない。従つてデバッグによる検証作
業が必要となり、この場合通常は、デバッグの対象とな
るプログラムをＲＡＭに格納してデバッグするために上
記のＲＯＭ領域と同一アドレスで動作するＲＡＭ領域を
確保することが必要となる。ここで、このＲＡＭ領域を
どのように確保し制御するのかを説明する前に、通常の
場合記憶回路制御回路３により各メモリ領域に対して行
われる制御について、各メモリ領域ごとに説明する。

（１）ＲＯＭ領域（ｏｏｏｏ〜Ｉ　ＦＦＦ’番地：ベー
スバンク０） この領域は記憶回路４の読み出し専用領域であシ、記憶
回路制御回路３は、アドレス制御ＲＯＭ回路２から入力
したＲＯＭ領域（ベースバンクＯ）選択信号及びＲＯＭ
　／　ＲＡＭ　ｆｉｔ別信号によシメモリ領域を識別す
るとともに、マイクロプロセッサから入力するメモリリ
クエスト信号ＭＥＲＱ及びリード信号ＲＤに従って上記
メモリ領域に対して読み出しの制御を行う。

（２１ＲＡＭ領域（２０００〜７ＦＦＦ番地：ベースバ
ンク１〜３） この領域は記憶回路４の読み出し及び書き込み領域であ
り、記憶回路制御回路３は、アドレス制御ＲＯＭ回路２
から入力したＲＡＭ領域（ベースバンク１〜３）選択信
号及びＲＯＭ　／　ＲＡＭ識別信号によりメモリ領域を
識別するとともに、マイクロプロセッサから入力するメ
モリリクエスト信号ＭＥＲＱ　。

リード信号ＲＤ及びライト信号ＷＲの組合せに従って上
記メモリ領域に対して読み出し及び書き込みの制御を行
なう。

以上が通常の場合のメモリ領域に対する制御である。次
にデバッグ作業する場合、すなわちテスト時のメモリ領
域に対する制御について説明する。

テスト時には、デバッグの対象となるプログラムを格納
するために、前述のＲＯＭ領域（ベースバンクＯ）に相
当するメモリ容量を有するＲＡＭ領域を新たに設けると
ともに、第９図のＲＯＭ　／　ＲＡＭ領域識別信号（ｆ
）に示すように全てのアドレスに対応してｒＬＪである
、すなわちＲＡＭ領域を選択するようなＲＯＭ　／　Ｒ
ＡＭ識別信号を出力するアドレス制御ＲＯＭ回路２を新
たに設けていた。このようにして、デバッグの対象とな
るプログラムを格納するＲＡＭ領域を確保して制御を行
っていたのである。

〔発明が解決しようとする課題〕

上述した従来の記憶回路制御装置においては、アドレス
制御ＲＯＭ回路２はＲＯＭで構成されているために次の
様な問題があった。

（１）アドレス制御ＲＯＭ回路２は、通常時に使用する
ものとデバッグ時に使用するものと２８類必要であるこ
と。

（２）このアドレス制御ＲＯＭ回路２は回路表記上ブラ
ックボックスとなるのでこれに書き込まれている論理的
内容はこのままでは判らないためこの論理的内容をタイ
ムチャート上に表記する必要があること。

（３）このアドレス制御ＲＯＭ回路２には論理的内容を
書き込む必要があるので書き込みエラー等によって誤っ
た内容を曹き込む可能性があること。

この発明の目的は上記の問題を解決するものであシ、簡
単な構成かつ明確な論理によって通常時及びデバッグ時
において記憶回路を制御することができる記憶回路制御
装置を提供するものである。

〔課題を解決するための手段〕

この発明の記憶回路制御装置は、異なるアドレス上に配
置されているＲＯＭ及びＲＡＭの指定メモリ領域を選択
するものであって以下のものから構成されている。

（ａ）アドレス信号をデコードしてアドレスデコード信
号を出力するアドレスデコーダ部。

（ｂ）いわゆるフリップフロッグ回路等の２つの安定状
態を保持するものであって、マイクロプロセッサシステ
ムのパワーオンリセットやマニュアルのリセットスイッ
チ等によるノ１−トリセットによるイニシャルリセット
時に発生するセット信号を入力した場合にセット状態（
第１の安定状態）となり、一方、外部からリセット信号
を入力した場合にリセット状態（第２の安定状態）とな
り、この２種類の安定状態に対応した状態信号を出力す
る状態保持回路。

（ｃ）アドレスデコード信号及び状態信号に応じて前記
ＲＯＭ及びＲＡＭの指定メモリ領域を選択する選択信号
を出力する記憶回路制御部。

〔作用〕

状態保持回路は、イニシャルリセット時セット信号を入
力するとセット状態となり、この状態に応じた状態信号
を出力する。この状態信号及びアドレスデコード信号を
入力した記憶回路制御部は指定のアドレスに対応してＲ
ＯＭ及びＲＡＭのメモリ領域を選択する通常モードの選
択信号を出力する。

また、状態保持回路は、外部からリセット信号を入力す
るとリセット状態となり、この状態に応じた状態信号を
出力する。この状態信号及びアドレスデコード信号を入
力した記憶回路制御部は指定のアドレスに対応して、通
常モードとは異なるＲＯＭ及びＲＡＭのメモリ領域を選
択するテストモードの選択信号を出力する。

この結果記憶回路制御部は指定アドレスに対応して、通
常モードの場合にはＲＯＭのメモリ領域を選択し、テス
トモードの場合にはＲＡＭのメモリ領域を選択すること
が可能となる。

〔実施例〕

次に、この発明の実施例について図面を参照して説明す
る。

第１図はこの発明の第１実施例を示す構成図である。１
１はアドレスデコード部であシ、アドレスバス（図示せ
ず）に接続されデコード信号Ｙ。

〜Ｙ３を出力する。１３はセットパルス発−生部で、入
力がｒＬＪのとき「Ｌ」のパルス信号を一定周期で繰返
して出力し、入力がｒＨＪになるとこのｒＬＪのパルス
信号の出力を停止することによって、後述の７リツプフ
ロツプ回路１４の状態がノイズの影替によって反転した
とき誤動作しないように動作するものである。

３１はリセットパルス発生回路であシ、リセットスイッ
チ３２がオンすることによってこの回路にｒＬＪの信号
が入力されると「Ｌ」のパルス信号を出力する。１４は
フリツプフロツプ回路（以下Ｆ／Ｆ回路という）であシ
、上記セットパルス発生部１３の出力がセット人力Ｓへ
印加され、上記リセットパルス発生回路３１の出力がリ
セット入力Ｒへ印加されるようになっている。また、と
のＦ／Ｆ回路１４の２つの出力Ｑ及びＱは相反しておシ
、出力ＱはＲＯｋｉＳ信号、出力ＱはＲＡＭ５信号とし
て出力されるようになっている。１２は記憶回路制御部
で、論理素子の組合せで構成された組合せ回路であシ、
８０Ｍ５信号及びＲＡＭ５信号を人力するとともにデコ
ード信号Ｙ、％Ｙ３を入力して、後述する記憶回路のＲ
ＯＭ領域及びＲＡＭ領域を選択する選択信号１２Ａ〜１
２Ｄを出力する。２０は記憶回路でＲＯＭ領域２１　、
ＲＡＭ領域２２〜２４を含んで構成されてお）、各々ベ
ースバンク０〜３に相当する。この実施例で各ベースバ
ンクは８にバイトのメモリ容量を有している。

次に動作について説明する。

初めに、通常の動作を行う通常モードの場合について説
明する。電源投入時においては、一般のマイクロコンピ
ュータシステムと同様にパワーオンリセットが働いてＦ
／Ｆ回路１４はセット入力（図示せず）が印加されてセ
ット状態となり、出力Ｑは「Ｈ」、出力ＱはｒＬＪとな
るので８０Ｍ５信号はｒＨＪ　、ＲＡＭ５信号はｒＬＪ
の状態で記憶回路制御部１２へ出力されることになる。

ｔた、セットパルス発生部１３は、このＲＡＭ５信号（
「ＬＪ）を入力した後、Ｆ／Ｆ回路１４０セット人力ｉ
に対してｒＬＪの繰返しパルス信号の出力を開始する。

このため、Ｆ／Ｆ回路１４の出力はセット状態、すなわ
ちＱは「Ｈ」、ＱはｒＬＪの状態に保持されるととＫな
る。

次に１記憶回路制御部１２における入出力信号の波形図
を第２図に示す。この図に示すように通常モードの場合
は、８０Ｍ５信号がｒＨＪ　、ＲＡＭ５信号がＩＩ、］
の状態に保持されておシ、この状態で、記憶回路制御部
１２はその組合せ回路の作用によって、アドレスデコー
ド部１１から印加されたデコード信号石〜Ｑ、に応じて
選択信号１２Ａ〜１２Ｄを記憶回路２０に対して出力す
る。この結果、デコード信号ｙｏ−ｙ３に対応してＲＯ
Ｍ領域２１、ＲＡＭ領域２２〜２４．すなわちベースバ
ンク０〜３が選択されることになる。なお、第２図に示
すようにデコード信号ｙｏ−Ｙ３及び選択信号１２Ａ〜
１２Ｄは負論理信号である。

第３図（Ａ）に、通常モード時のメモリマツプを示す。

アドレスｏｏｏｏ〜ＩＦＦＦ番地にＲＯＭ領域（ベース
バンク０）が、アドレス２０００〜７ＦＦＦ番地にＲＡ
Ｍ領域（ベースバンク１〜３）が各々配置されている。

次に、記憶回路２０のＲＯＭ領域２１に格納するプログ
ラムがデバッグ前であシ、このプログラムをＲＯＭ領域
２１の代シに例えばＲＡＭ領域２４に格納して、このプ
ログラムのデバッグを行う場合、すなわちテストモード
の動作について説明する。

ただしこのとき、このシステムはすでに電源投入されて
この記憶回路制御装置は前述の通常モードになっている
ものとする。第１図においてリセットスイッチ３２をオ
ンにしてリセットパルス発生回路３１へ［ＬＪの信号を
入力すると、リセットパルス発生回路３１はｒＬＪのパ
ルス信号をＦ／Ｆ回路１４のリセット人力Ｒへ出力する
。このため、Ｆ／Ｆ回路１４の出力はリセット状態、す
なわちＱは「Ｌ」、ＱはｒＨＪの状態となるので８０Ｍ
５信号は「Ｌ」、ＲＡＭ５信号はｒＨＪの状態で記憶回
路制御部１２へ出力されることになる。また、セットパ
ルス発生部１３は、このＲＡＭ５信号（［ＨＪ　）を入
力した後、これまでＦ／Ｆ回路１４のセット人力Ｓに対
して出力していた「Ｌ」の繰返しパルス信号を停止する
。このため、Ｆ／Ｆ回路１４の出力はリセット状態、す
なわちＱはｒＬＪ、ＱはｒＨＪの状態に保持されること
になる。

次に、このときの記憶回路制御部１２における入出力信
号の波形図を通常モードと同様に第２図に示す。この図
に示すようにテストモードの場合は、８０Ｍ５信号が「
ＬＪ　、ＲＡＭ５信号がｒＨＪの状態に保持されておシ
、この状態で記憶回路制御部１２は、その組合せ回路の
作用によって、アドレスデコード部１１から印加された
デコード信号Ｙｏ−Ｙ３に応じて選択信号を出力してい
る。この場合前述のテストモードのときとは異なり、デ
コード信号７′Ｏに対して選択信号１２Ｄが、同じ＜Ｙ
３に対しては１２Ａが各々出力される。この結果、デコ
ード信号Ｙｏに対応してＲＡＭ領域２４（ベースバンク
３）が、同じ＜Ｙｓに対応してＲＯＭ領域２１（ペース
バンクＯ）が選択されることになる。とのことを第３図
（Ｂ）に示すメモリマツプで説明すると、アドレスｏｏ
ｏｏ〜１ＦＦＦ番地にＲＡＭ領域（ペースバンク３）が
、アドレス６０００〜７ＦＦＦ番地にＲＯＭ領域（ペー
スバンクＯ）が配置されておシ、アドレス２０００〜５
ＦＦＦ番地にはＲＡＭ領域（ペースバンク１及び２）が
配置されている。つまシ、通常モード時におけるＲＯＭ
領域（ベースバンク０）とＲＡＭ領域（ペースバンク３
）とが交換されて配置されているととＫなる。

このことによって、デバッグの対象となるプログラムを
ＲＯＭ領域（ベースバンク０）の代シにＲＡＭ領域（ベ
ースバンク３）に格納してデバッグ作業を行うことが可
能となる。

なお、この実施例の場合、テストモードのときにＲＯＭ
領域（ペースバンクＯ）の代シにＲＡＭ領域（ベースバ
ンク３）を使ってしまうため、もともとこのＲＡＭ領域
（ベースバンク３）は空の領域であること、すなわち通
常モードのときにプログ２ムが書込まれていない領域で
あることが必要である。もし、このときＲＡＭ領域（ベ
ースバｙり３）にプログラムが書込まれているような場
合には、次の第２実施例に示すようにＲＡＭ領域を拡張
することが必要となる。

第４図はこの発明の第２実施例を示す構成図であシ第１
図と同符号は対応する部分を示す。第５図は同実施例の
記憶回路制御部１２における入出力信号の波形図、第６
図は同実施例における記憶回路２０のメモリマツプであ
る。以下これらの図面を参照して同実施例について説明
するが、第１実施例と重複する部分についてはその説明
を省略する。

第４図において２５は増設ＲＡＭ領域であり、テストモ
ードのときのみ使用されるものである。また、この増設
ＲＡＭ領域２５は他のＲＡＭ領域と同じ容量である。３
０は増設ＲＡＭ選択回路であり増設ＲＡＭ領域２５を選
択する選択信号１２Ｅを出力するものである。

次に動作について説明する。

初めに通常モードの動作について説明する。この場合、
第５図に示すようｉＣＲＯＭ５信号がｒＨＪ、ＲＡＭ５
信号がｒＬＪの状態に保持されておシ、記憶回路制御部
１２はその組合せ回路及びん１設ＲＡＭ選択回路３０の
作用によって、アドレスデコード部１１から印加された
デコード信号ｙ、−ｙ、に応じて選択信号１２Ａ〜１２
Ｄ　（１２Ｅは除く）を記憶回路２０に対して出力して
いる。この結果、デコード信号ｙｏ−ｙ３に対応してＲ
ＯＭ領域２１　、ＲＡＭ領域２２〜２４．すなわちベー
スバンク０〜３が選択されることになる。そしてこの場
合第６図（Ａ）に示すようにメモリマツプの内容は第１
実施例の場合と同様となる。

次にテストモードの動作について説明する。この場合、
第５図に示すようＫ　ＲＯＭ５信号が「Ｌ」、ＲＡＭ５
°信号が「Ｈ」の状態に保持されており、この状態で記
憶回路制御部１２はその組合せ回路及び増設ＲＡＭ選択
回路３０の作用によって、アドレスデコード部１１から
印加されたデコード信号石〜Ｙ３に応じて選択信号を出
力する。この場合前述のテストモードのときとは異なシ
、デコード信号ｙｏに対して選択信号１２Ｋが出力され
るので増設ＲＡＭ領域２５が選択されることになる。こ
のことを第６図（Ｂ）に示すメモリマツプで説明すると
、アドレス００００−ＩＦＦＦ番地に増設ＲＡＭ領域２
５が配置され、アドレス２０００〜７ＦＦＦ番地にはＲ
ＡＭ領域（ベースバンク１〜３）が配置されている。つ
ｌ、通常モード時におけるＲＯＭ領域２１（ベースバン
ク０）の代りに増設ＲＡＭ領域２５が配置されていると
とＫなる。

このことによって、デバッグの対象となるプログラムを
ＲＯＭ領域２１（ベースバンク０）の代シに増設ＲＡＭ
領域２５に格納してデバッグ作業を行うことが可能とな
り、シかも使用することのできるＲＡＭ領域の容量は通
常モードの場合と同じ容量を確保することが可能となる
。

〔発明の効果〕

以上説明したようにこの発明の記憶回路制御装置は、指
定アドレスに対応して記憶回路のメモリ領域を選択する
際、通常モードの場合にはＲＯＭのメモリ領域を選択し
、テストモードの場合にはこのＲＯＭのメモリ領域の代
夛にＲＡＭのメモリ領域を選択することが可能である。

このため、プログラムをＲＡＭのメモリ領域に格納して
デバッグ作業を行うことが可能とがる。

従って、従来使用していた２種類のアドレス制御ＲＯＭ
回路が不要となるため、制御ＲＯＭ回路の論理内容を示
すタイムチャートの作成、及びこのＲＯＭ回路への書込
みエラーに対する配慮が必要なくなシ、簡単にプログラ
ムのデバッグ作業を行うことが可能となるという効果を
有する。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示す構成図、第２図は
同実施例の記憶回路制御部における入出力信号の波形図
、第３図は同実施例におけるメモリマツプ、第４図は第
２実施例を示す構成図、第５図は同実施例の記憶回路制
御部における入出力信号の波形図、第６図は同実施例に
おけるメモリマツプ、第７図は従来の記憶回路制御装置
の一例を示す構成図、第８図は同例のメモリマツプ、第
９図は同例における信号とアドレスの対応図である。 １１・・・・アドレスデコーダ部、１２・・・・記憶回
路制御部、１３・・・・セットパルス発生部、１４φ・
φφ７リツプフロツプ回路、３１・φ・・リセットパル
ス発生回路、３０・・・・記憶回路。

Claims (1)

1. 【特許請求の範囲】 記憶回路としてＲＯＭ及びＲＡＭを使用するマイクロプ
   ロセッサシステムに設けられ、異なるアドレス上に配置
   されている前記ＲＯＭ及びＲＡＭの指定メモリ領域を選
   択する選択信号を出力する記憶回路制御装置において、 アドレス信号をデコードしてアドレスデコード信号を出
   力するアドレスデコーダ部と、 前記マイクロプロセッサシステムのイニシャルリセット
   時に発生するセット信号を入力した場合に第１の安定状
   態となり、外部からリセット信号を入力した場合に第２
   の安定状態となり、この２種類の安定状態に応じた状態
   信号を出力する状態保持回路と、 前記アドレスデコード信号及び前記状態信号に応じて前
   記選択信号を出力する記憶回路制御部とを有することを
   特徴とする記憶回路制御装置。