JPH01311615A - バイナリデータ保持回路 - Google Patents
バイナリデータ保持回路Info
- Publication number
- JPH01311615A JPH01311615A JP63142320A JP14232088A JPH01311615A JP H01311615 A JPH01311615 A JP H01311615A JP 63142320 A JP63142320 A JP 63142320A JP 14232088 A JP14232088 A JP 14232088A JP H01311615 A JPH01311615 A JP H01311615A
- Authority
- JP
- Japan
- Prior art keywords
- binary data
- circuit
- signal
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 244000145845 chattering Species 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイナリデータ保持回路に関し、特にディジタ
ル通信装置等のディジタル回路において一時的にバイナ
リデータを保存するバイナリデータ保持回路に間する。
ル通信装置等のディジタル回路において一時的にバイナ
リデータを保存するバイナリデータ保持回路に間する。
従来、この種の回路は第３図及び第４図に示すように構
成されている。両国において、９菌数字９．１３はバイ
ナリデータ入力端子、１０．１４はイネーブル入力端子
、１１．１５はバイナリデータ出力端子、１２は２対１
セレクタ、１６はインバータ、１７，１８．１９はＡＮ
Ｄゲートを示す。
成されている。両国において、９菌数字９．１３はバイ
ナリデータ入力端子、１０．１４はイネーブル入力端子
、１１．１５はバイナリデータ出力端子、１２は２対１
セレクタ、１６はインバータ、１７，１８．１９はＡＮ
Ｄゲートを示す。
上述した従来のバイナリデータ保持回路はインバーター
及びゲート回路による伝達遅延の影響を受ける回路構成
となっているため、伝達遅延のばらつきにより保持実行
時に保持出力がチヤタリ〉グを起こしたり反転する場合
があり、信頼度が低い欠点がある。
及びゲート回路による伝達遅延の影響を受ける回路構成
となっているため、伝達遅延のばらつきにより保持実行
時に保持出力がチヤタリ〉グを起こしたり反転する場合
があり、信頼度が低い欠点がある。
このことを第４図及び第５図を参照して詳細に説明する
。第５図は第４図の動作を示す伝達遅延を考慮したタイ
ミング図である。第４図のデータ入力端子１３から信号
りが入力する。また、イ木−プル入力端子１４から信号
ｉが入力する。信号ｉがハイ゛■４ルベルではデータ出
力端子１５から信号りと同じレベルの信号が伝達遅延の
みで信号ｍとして出力される。また、信号ｉの立ち下が
りにより信号ｍは信号りを保持して出力する。また、信
号ｉの立ち上がりにより信号ｍは保持な解除され、信号
１１を出力する。ところが、この回路の場合、信号１１
が゛Ｈ°゛レベルにあるとき、信号ｉが゛Ｈ′ルベルよ
り立ち下がると、信号ｋが立ち上がり、それより送れて
信号ｊが立ち下がると、−断信号ｍがロウ“Ｌ”レベル
へ立ち下がり、すぐに°’ ）−１”レベルへ戻る。更
に、信号ｍが立ち下がったために、−断信号βが立ち上
がり、そのために信号ｍが立ち下がることとなる。この
ようにしてバイナリデータが“Ｈ゛レベル時、チャタリ
ングが発生する。
。第５図は第４図の動作を示す伝達遅延を考慮したタイ
ミング図である。第４図のデータ入力端子１３から信号
りが入力する。また、イ木−プル入力端子１４から信号
ｉが入力する。信号ｉがハイ゛■４ルベルではデータ出
力端子１５から信号りと同じレベルの信号が伝達遅延の
みで信号ｍとして出力される。また、信号ｉの立ち下が
りにより信号ｍは信号りを保持して出力する。また、信
号ｉの立ち上がりにより信号ｍは保持な解除され、信号
１１を出力する。ところが、この回路の場合、信号１１
が゛Ｈ°゛レベルにあるとき、信号ｉが゛Ｈ′ルベルよ
り立ち下がると、信号ｋが立ち上がり、それより送れて
信号ｊが立ち下がると、−断信号ｍがロウ“Ｌ”レベル
へ立ち下がり、すぐに°’ ）−１”レベルへ戻る。更
に、信号ｍが立ち下がったために、−断信号βが立ち上
がり、そのために信号ｍが立ち下がることとなる。この
ようにしてバイナリデータが“Ｈ゛レベル時、チャタリ
ングが発生する。
本発明のバイナリデータ保持回路は出力を一方の入力に
接続してループ回路と通過回路とを選択しゲートの絹合
せで構成される２対１セレクタと、バイナリデータ入力
がハイレベル時にゲートの伝達遅延によって生じるバイ
ナリデータ出力のチャタリング及び反転を防ぐゲート回
路とを備え、前記ゲート回路を前記セレクタ内のループ
回路側に設けた構成である。
接続してループ回路と通過回路とを選択しゲートの絹合
せで構成される２対１セレクタと、バイナリデータ入力
がハイレベル時にゲートの伝達遅延によって生じるバイ
ナリデータ出力のチャタリング及び反転を防ぐゲート回
路とを備え、前記ゲート回路を前記セレクタ内のループ
回路側に設けた構成である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示し、通過回路と保持ルー
プ及びこれらを選択する２対１セレクタを構成するイン
バータ４とゲー）６，７．８とを１□（本構成とし、バ
イナリデータａが゛ト■パレベルの時に保持ループで伝
達遅延のためのチャタリング及び反転が起こるのを防ぐ
ゲート５をさらに備える。このように構成されたバイナ
リデータ保持回路に対して具体的な動作を第２図に基づ
いて説明する。
プ及びこれらを選択する２対１セレクタを構成するイン
バータ４とゲー）６，７．８とを１□（本構成とし、バ
イナリデータａが゛ト■パレベルの時に保持ループで伝
達遅延のためのチャタリング及び反転が起こるのを防ぐ
ゲート５をさらに備える。このように構成されたバイナ
リデータ保持回路に対して具体的な動作を第２図に基づ
いて説明する。
第２図は第１図の回路のタイミングチャーＩ・であｒ）
、第２図中のａ ＝ ｇは第１図の回路の各部の信号ａ
〜ｇの波形と夫４ｙ対応する。バイナリデータａにおけ
るパターンが第２図に示すような信号形態であり、イネ
ーブル人力すにおけるパターンが第２図に示すような信
号形態であったとする。
、第２図中のａ ＝ ｇは第１図の回路の各部の信号ａ
〜ｇの波形と夫４ｙ対応する。バイナリデータａにおけ
るパターンが第２図に示すような信号形態であり、イネ
ーブル人力すにおけるパターンが第２図に示すような信
号形態であったとする。
この時、インバータ４の出力は信号Ｃ、ゲート６の出力
は信号ｄ、ゲート５の出力は信号ｇとなり、バイナリデ
ータ出力は信号ｆ、ゲート７の出力は信号ｅのようにな
り、イネーブル入力すの立ち下がりの時点で信号ｆは保
持され、イネーブル人力すが立ち上がって伝達遅延後に
信号Ｃは信号ａを伝達し、保持は解除される。
は信号ｄ、ゲート５の出力は信号ｇとなり、バイナリデ
ータ出力は信号ｆ、ゲート７の出力は信号ｅのようにな
り、イネーブル入力すの立ち下がりの時点で信号ｆは保
持され、イネーブル人力すが立ち上がって伝達遅延後に
信号Ｃは信号ａを伝達し、保持は解除される。
以上の説明により明らかなように本発明によれば、従来
２対１セレクタのみにより構成するバイナリデータ保持
回路にゲートを加えることにより、バイナリデータ入力
がＨ”レベル時に発生する出力のチャタリング及び反転
を防止することができ、経済的にバイナリデータ保持回
路の信頼度を高めることができる。
２対１セレクタのみにより構成するバイナリデータ保持
回路にゲートを加えることにより、バイナリデータ入力
がＨ”レベル時に発生する出力のチャタリング及び反転
を防止することができ、経済的にバイナリデータ保持回
路の信頼度を高めることができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す回路の動作を説明するためのタイミングチャー
ト、第３図は従来のバイナリデータ保持回路のブロック
図、第４図は第３図に対応する回路図、第５図は第４図
に示す回路の動作を説明するためのタイミングチャート
である。 １・・・バイナリデータ入力端子、２・・・イネーブル
入力端子、３・・・バイナリデータ出力端子、４・・・
インバータ、５，６，７．８・・・ゲート。
図に示す回路の動作を説明するためのタイミングチャー
ト、第３図は従来のバイナリデータ保持回路のブロック
図、第４図は第３図に対応する回路図、第５図は第４図
に示す回路の動作を説明するためのタイミングチャート
である。 １・・・バイナリデータ入力端子、２・・・イネーブル
入力端子、３・・・バイナリデータ出力端子、４・・・
インバータ、５，６，７．８・・・ゲート。
Claims (1)
- 出力を一方の入力に接続してループ回路と通過回路と
を選択しゲートの組合せで構成される２対１セレクタと
、バイナリデータ入力がハイレベル時にゲートの伝達遅
延によって生じるバイナリデータ出力のチャタリング及
び反転を防ぐゲート回路とを備え、前記ゲート回路を前
記セレクタ内のループ回路側に設けたことを特徴とする
バイナリデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142320A JPH01311615A (ja) | 1988-06-08 | 1988-06-08 | バイナリデータ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142320A JPH01311615A (ja) | 1988-06-08 | 1988-06-08 | バイナリデータ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311615A true JPH01311615A (ja) | 1989-12-15 |
Family
ID=15312613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142320A Pending JPH01311615A (ja) | 1988-06-08 | 1988-06-08 | バイナリデータ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311615A (ja) |
-
1988
- 1988-06-08 JP JP63142320A patent/JPH01311615A/ja active Pending
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