JPH02123813A - チャタリング除去回路 - Google Patents
チャタリング除去回路Info
- Publication number
- JPH02123813A JPH02123813A JP63276703A JP27670388A JPH02123813A JP H02123813 A JPH02123813 A JP H02123813A JP 63276703 A JP63276703 A JP 63276703A JP 27670388 A JP27670388 A JP 27670388A JP H02123813 A JPH02123813 A JP H02123813A
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- JP
- Japan
- Prior art keywords
- output
- logic level
- flip
- chattering removal
- removal circuit
- Prior art date
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- Granted
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、雑音の多いデジタル信号を、雑音を除去して
、安定に入力するための、チャタリング除去回路に関す
るものである。
、安定に入力するための、チャタリング除去回路に関す
るものである。
従来の技術
近年、雑音の多いデジタル信号を入力する場合Ｋ、チャ
タリング除去回路が、利用されるよう罠なってきた。以
下Ｋ、従来のチャタリング除去回路について説明する。
タリング除去回路が、利用されるよう罠なってきた。以
下Ｋ、従来のチャタリング除去回路について説明する。
第２図は従来のチャタリング除去回路を示す回路図であ
りって、同図中１１゜１２はフリップフロップ、１３は
インバータ、２４゜２６は論理積ゲート、１６は論理和
ゲートを示し、ａはデジタル信号入力、ｂは亀の論理レ
ベルを検出する時間を設定するクロック、Ｃは２回連続
して同−論理レベルのデジタル信号入力があったことの
検出出力、ｄはリセット信号入力、ａ２．ｆ２はそれぞ
れ論理積ゲー）２４．２６の出力である。
りって、同図中１１゜１２はフリップフロップ、１３は
インバータ、２４゜２６は論理積ゲート、１６は論理和
ゲートを示し、ａはデジタル信号入力、ｂは亀の論理レ
ベルを検出する時間を設定するクロック、Ｃは２回連続
して同−論理レベルのデジタル信号入力があったことの
検出出力、ｄはリセット信号入力、ａ２．ｆ２はそれぞ
れ論理積ゲー）２４．２６の出力である。
以上のように構成されたチャタリング除去回路について
、以下にその動作を説明する。まず、フリップフロップ
１１ 、’１２の動作について説明する。Ｒ入力が論理
レベル”０”の場合にＯＫ大入力°０”から、論理レベ
ル゛１”に変化させた時、Ｄ入力と同一の論理レベルが
ｑ出力に出力される。
、以下にその動作を説明する。まず、フリップフロップ
１１ 、’１２の動作について説明する。Ｒ入力が論理
レベル”０”の場合にＯＫ大入力°０”から、論理レベ
ル゛１”に変化させた時、Ｄ入力と同一の論理レベルが
ｑ出力に出力される。
ＧＫ大入力前記以外の時はＱ出力は変化しない。
Ｒ入力が“１”の時は、ｑ出力は°０′″になる。
また、Ｎ出力はｑ出力の反転論理出力である。次に、従
来例の動作の説明をする。まず、ｄを°１″にするとフ
リッププロップ１１．１２のＱ出力は°０”と−なる。
来例の動作の説明をする。まず、ｄを°１″にするとフ
リッププロップ１１．１２のＱ出力は°０”と−なる。
次に、ｄを°０”にして、ａを“０”にすると、６２．
ｆ２共に０″となる。
ｆ２共に０″となる。
この状態でｂを”０”より“１”に変化させるとＣは”
０”のままであり、１１のＱ出力は“１”となシ、ｅ２
が１”となる。この状態でｂを“０”から”１”に変化
させるとＣに・１”が出力され、ａが２回連続して”ｏ
”であったととの検出出力が出力される。次に、ａを“
１″にすると、・２．ｆ２共に“０”となり、この状態
でｂを°０”から”１”に変化させると、Ｃは０“を出
力する。
０”のままであり、１１のＱ出力は“１”となシ、ｅ２
が１”となる。この状態でｂを“０”から”１”に変化
させるとＣに・１”が出力され、ａが２回連続して”ｏ
”であったととの検出出力が出力される。次に、ａを“
１″にすると、・２．ｆ２共に“０”となり、この状態
でｂを°０”から”１”に変化させると、Ｃは０“を出
力する。
発明が解決しようとする課題
しかしながら、上記従来の構成ではｄを°１”にして“
０”にしてａを“１′″にすると、ｆ２が１”となり、
ｂを“０”から“１”に変化させるとＣは“１”となり
、１回しか検出していないにもかかわらず検出出力が出
力されるという問題点を有していた。
０”にしてａを“１′″にすると、ｆ２が１”となり、
ｂを“０”から“１”に変化させるとＣは“１”となり
、１回しか検出していないにもかかわらず検出出力が出
力されるという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、リセッ
ト直後にＣに出力される場合の検出出力を禁止すること
のできる回路を提供することを目的とする。
ト直後にＣに出力される場合の検出出力を禁止すること
のできる回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のチャタリング除去
回路は、リセット信号を与えた直後のデジタル入力信号
が、２回連続して同一であったことの検出出力を禁止す
る回路を接続した構成を有している。
回路は、リセット信号を与えた直後のデジタル入力信号
が、２回連続して同一であったことの検出出力を禁止す
る回路を接続した構成を有している。
作用
この構成によって、リセット信号を与えた直後からでも
、正しく検出出力を得ることができる。
、正しく検出出力を得ることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例におけるチャタリン
グ除去回路の回路図を示すものである。第１図において
、１４．１５は論理積ゲート、１７はフリップフロップ
である。ａｌ、ｆｌはそれぞれ’１４．１５の出力であ
る。なお、１１゜１２はフリップフロップ、１３はイン
ノく一タ、１６は論理和ゲート、ａはデジタル信号入力
、ｂは亀の論理レベルを検出する時間を設定するクロッ
ク、Ｃは２回連続して同−論理レベルのデジタル信号入
力があったことの検出出力、ｄはリセット信号入力であ
シ、これらは、従来例の構成と同じものである。
明する。第１図は本発明の一実施例におけるチャタリン
グ除去回路の回路図を示すものである。第１図において
、１４．１５は論理積ゲート、１７はフリップフロップ
である。ａｌ、ｆｌはそれぞれ’１４．１５の出力であ
る。なお、１１゜１２はフリップフロップ、１３はイン
ノく一タ、１６は論理和ゲート、ａはデジタル信号入力
、ｂは亀の論理レベルを検出する時間を設定するクロッ
ク、Ｃは２回連続して同−論理レベルのデジタル信号入
力があったことの検出出力、ｄはリセット信号入力であ
シ、これらは、従来例の構成と同じものである。
以上のように構成された本実施例のチャタリング除去回
路について、以下にその動作を説明する。
路について、以下にその動作を説明する。
ここで、フリップフロップ１７は、フリップフロップ１
１と同じ機能である。まず、フリップフロップ１７のＤ
入力を”１”に固定しｄを”１”Ｋして”０″にすると
、フリップフロップ１１，１２．１７のＱ出力は”０”
になり、ｅｌ、ｆｌは０”となシ、ｂを”０”から“１
”に変化させても、ａの論理レベルにかかわらずＣは”
０″となり、従来例のような問題は発生しない。さらに
、フリップフロップ１７のＱ出力は、この時には＠１″
となり、ａが同一の論理レベルであれば、ｅｌ、ｆ’１
のいずれか一方が“１”となり、ｂを“０”から”１”
に変化させると、Ｃに正しく検出出力が出力される。
１と同じ機能である。まず、フリップフロップ１７のＤ
入力を”１”に固定しｄを”１”Ｋして”０″にすると
、フリップフロップ１１，１２．１７のＱ出力は”０”
になり、ｅｌ、ｆｌは０”となシ、ｂを”０”から“１
”に変化させても、ａの論理レベルにかかわらずＣは”
０″となり、従来例のような問題は発生しない。さらに
、フリップフロップ１７のＱ出力は、この時には＠１″
となり、ａが同一の論理レベルであれば、ｅｌ、ｆ’１
のいずれか一方が“１”となり、ｂを“０”から”１”
に変化させると、Ｃに正しく検出出力が出力される。
以上のように本実施例によれば、論理積ゲート２４．２
５を論理積ゲー）１４，１Ｓに変え、フリップフロップ
１７のＤ入力を°１”に固定し、ＯＫ大入力ｂに接続し
、Ｒ入力をｄに接続し、Ｑを論理積ゲー）１４．１５に
接続することにより、デジタル信号人力ａが２回同一輪
理レベルであったことを検出した出力Ｃを、常に正しく
出力することができる。
５を論理積ゲー）１４，１Ｓに変え、フリップフロップ
１７のＤ入力を°１”に固定し、ＯＫ大入力ｂに接続し
、Ｒ入力をｄに接続し、Ｑを論理積ゲー）１４．１５に
接続することにより、デジタル信号人力ａが２回同一輪
理レベルであったことを検出した出力Ｃを、常に正しく
出力することができる。
なお本実施例では、フリップフロップ１１のＲはｄと接
続しているが０”Ｋ固定してもよい。
続しているが０”Ｋ固定してもよい。
また、フリップフロップ１１のＲは、ｄと接続したまま
で論理積ゲート１４を同２４に変え、フリップフロッグ
１７のＱ出力と接続しない構成でもよい。
で論理積ゲート１４を同２４に変え、フリップフロッグ
１７のＱ出力と接続しない構成でもよい。
発明の効果
本発明は、デジタル信号入力が２回同一であったことを
検出する論理積ゲートに、リセット後第１回目のデジタ
ル信号入力の検出時に、前記論理積ゲートの出力を禁止
することによシ、リセット直後より正しくデジタル信号
入力が２回同一であったことを検出することができると
いう効果を得ることかできる優れたチャタリング除去回
路を実現できるものである。
検出する論理積ゲートに、リセット後第１回目のデジタ
ル信号入力の検出時に、前記論理積ゲートの出力を禁止
することによシ、リセット直後より正しくデジタル信号
入力が２回同一であったことを検出することができると
いう効果を得ることかできる優れたチャタリング除去回
路を実現できるものである。
第１図は本発明の一実施例におけるチャタリング防止回
路の回路図、第２図は従来のチャタリング防止回路の回
路図である。 １１．１２．１７・・・・・・フリップフロラフ、１３
・・・・・インバータ、１４，１５，２４．２６・・・
・・・論理積ゲート、１６・・・・・・論理和ゲート。 代理人の氏名 弁理士 粟 野 重 孝 ほか１基筒 図 第 図
路の回路図、第２図は従来のチャタリング防止回路の回
路図である。 １１．１２．１７・・・・・・フリップフロラフ、１３
・・・・・インバータ、１４，１５，２４．２６・・・
・・・論理積ゲート、１６・・・・・・論理和ゲート。 代理人の氏名 弁理士 粟 野 重 孝 ほか１基筒 図 第 図
Claims (1)
- デジタル入力信号の論理レベルを検出し、ある時間の
後に、再度、前記デジタル入力信号の論理レベルを検出
した時に、同一の論理レベルであることを検出する回路
と、リセット信号を与えた直後の、デジタル入力信号を
取り込む時に、前記同一の論理レベルであることの検出
出力を禁止する回路で構成されたチャタリング除去回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276703A JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276703A JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123813A true JPH02123813A (ja) | 1990-05-11 |
| JP2548340B2 JP2548340B2 (ja) | 1996-10-30 |
Family
ID=17573154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276703A Expired - Fee Related JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548340B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
-
1988
- 1988-11-01 JP JP63276703A patent/JP2548340B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548340B2 (ja) | 1996-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |