JPH0131218B2 - - Google Patents
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- Publication number
- JPH0131218B2 JPH0131218B2 JP21445782A JP21445782A JPH0131218B2 JP H0131218 B2 JPH0131218 B2 JP H0131218B2 JP 21445782 A JP21445782 A JP 21445782A JP 21445782 A JP21445782 A JP 21445782A JP H0131218 B2 JPH0131218 B2 JP H0131218B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- memory system
- address register
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
(イ) 技術分野
本発明は、メモリーページング機能を有するマ
イクロプログラム制御方式の中央処理装置に係
り、特に、メモリシステムに対してアドレス指定
を行なうアドレスレジスタの制御に関する。
イクロプログラム制御方式の中央処理装置に係
り、特に、メモリシステムに対してアドレス指定
を行なうアドレスレジスタの制御に関する。
(ロ) 従来技術
第１図は、従来のメモリーページング機能を有
するマイクロプログラム制御方式の中央処理装置
を示すブロツク図であり、１及び２はプログラム
やデータ等が記憶されているメモリシステム３に
対して、アドレス指定を行なう上位アドレスレジ
スタ及び下位アドレスレジスタであり、上位アド
レスレジスタ１はメモリシステム３に対してペー
ジ指定を行ない、下位アドレスレジスタ２は、メ
モリシステム３の上位アドレスレジスタ１で指定
されたページ内でのアドレスを指定する。又、４
はバスドライバ５を介してメモリシステム３から
命令がフエツチされる命令レジスタ、６はアキユ
ムレータやプログラムカウンタ等の汎用レジスタ
群、７は演算器（ALU）、８は“オール０”の固
定データを発生する固定データ発生回路、９はマ
イクロプログラムを格納したROM等のマイクロ
プログラムメモリ１０を含んで構成され、命令レ
ジスタ４にフエツチされた命令を解析すると共
に、各部にシステムクロツクCLKに同期した各
種制御信号を発生する制御部としてのコンピユー
タコントロールユニツト（CCU）である。
するマイクロプログラム制御方式の中央処理装置
を示すブロツク図であり、１及び２はプログラム
やデータ等が記憶されているメモリシステム３に
対して、アドレス指定を行なう上位アドレスレジ
スタ及び下位アドレスレジスタであり、上位アド
レスレジスタ１はメモリシステム３に対してペー
ジ指定を行ない、下位アドレスレジスタ２は、メ
モリシステム３の上位アドレスレジスタ１で指定
されたページ内でのアドレスを指定する。又、４
はバスドライバ５を介してメモリシステム３から
命令がフエツチされる命令レジスタ、６はアキユ
ムレータやプログラムカウンタ等の汎用レジスタ
群、７は演算器（ALU）、８は“オール０”の固
定データを発生する固定データ発生回路、９はマ
イクロプログラムを格納したROM等のマイクロ
プログラムメモリ１０を含んで構成され、命令レ
ジスタ４にフエツチされた命令を解析すると共
に、各部にシステムクロツクCLKに同期した各
種制御信号を発生する制御部としてのコンピユー
タコントロールユニツト（CCU）である。
次に、第４図に示すタイミングチヤートを参照
しながら動作を説明する。
しながら動作を説明する。
先ず、中央処理装置が一つの命令の実行を終了
し、次の命令の実行に入る時、メモリシステム３
は上位及び下位アドレスレジスタ１及び２からの
アドレス情報に従い、バスドライバ５に対して命
令を出力してくる。この命令は第２図にその形式
を示すように、命令コードと、その命令がゼロペ
ージとカレントページのいずれのページをアクセ
スするのかを示すページ指定ビツトZ/Cと、メモ
リシステム３に対する下位アドレスとから成つて
いる。命令が出力されると、コンピユータコント
ロールユニツト９はイネーブル信号DBEN及び
バスドライバ５の方向を定める信号DBDIRを共
に「Ｌ」にするため（第４図ロ）、命令がメモリ
システム３からバスドライバ５を介してバスライ
ンBLに送られてくる（第４図ハ）。そして、フエ
ツチ信号ILの立ち上がりにより命令は命令レジ
スタ４にフエツチされ、又、ライト信号RWの立
ち上がりにより命令は汎用レジスタ群６のワーク
レジスタに書き込まれる（第４図ニ，ホ）。命令
が命令レジスタ４にフエツチされると、コンピユ
ータコントロールユニツト９はこの命令を取り込
み解析を開始する。一方、ワークレジスタに書き
込まれた命令は演算器７に取り込まれ、ここを通
過して再びアウトプツトイネーブル信号OEYに
よりバスラインBLに出力される（第４図ヘ，
ト）。
し、次の命令の実行に入る時、メモリシステム３
は上位及び下位アドレスレジスタ１及び２からの
アドレス情報に従い、バスドライバ５に対して命
令を出力してくる。この命令は第２図にその形式
を示すように、命令コードと、その命令がゼロペ
ージとカレントページのいずれのページをアクセ
スするのかを示すページ指定ビツトZ/Cと、メモ
リシステム３に対する下位アドレスとから成つて
いる。命令が出力されると、コンピユータコント
ロールユニツト９はイネーブル信号DBEN及び
バスドライバ５の方向を定める信号DBDIRを共
に「Ｌ」にするため（第４図ロ）、命令がメモリ
システム３からバスドライバ５を介してバスライ
ンBLに送られてくる（第４図ハ）。そして、フエ
ツチ信号ILの立ち上がりにより命令は命令レジ
スタ４にフエツチされ、又、ライト信号RWの立
ち上がりにより命令は汎用レジスタ群６のワーク
レジスタに書き込まれる（第４図ニ，ホ）。命令
が命令レジスタ４にフエツチされると、コンピユ
ータコントロールユニツト９はこの命令を取り込
み解析を開始する。一方、ワークレジスタに書き
込まれた命令は演算器７に取り込まれ、ここを通
過して再びアウトプツトイネーブル信号OEYに
よりバスラインBLに出力される（第４図ヘ，
ト）。
ここで、命令がメモリシステム３のカレントペ
ージをアクセスする命令があつた場合は、コンピ
ユータコントロールユニツト９は解析の結果信号
OEを「Ｈ」のままとし、このため、固定データ
発生回路８からは固定データが出力されず、ゲー
ト１１が開く。ところが、コンピユータコントロ
ールユニツト９はクロツクパルスCPMを発生し
ないため、上位アドレスレジスタ１の内容は変化
せず、クロツクパルスCPLにより命令の下位ア
ドレスのみが下位アドレスレジスタ２に取り込ま
れる。従つて、上位及び下位アドレスレジスタ１
及び２の出力としては、下位アドレスのみが更新
されることとなる。
ージをアクセスする命令があつた場合は、コンピ
ユータコントロールユニツト９は解析の結果信号
OEを「Ｈ」のままとし、このため、固定データ
発生回路８からは固定データが出力されず、ゲー
ト１１が開く。ところが、コンピユータコントロ
ールユニツト９はクロツクパルスCPMを発生し
ないため、上位アドレスレジスタ１の内容は変化
せず、クロツクパルスCPLにより命令の下位ア
ドレスのみが下位アドレスレジスタ２に取り込ま
れる。従つて、上位及び下位アドレスレジスタ１
及び２の出力としては、下位アドレスのみが更新
されることとなる。
一方、命令がメモリシステム３のゼロページを
アクセスする命令であつた場合は、解析の結果コ
ンピユータコントロールユニツト９は信号OEを
「Ｌ」とすると共に、クロツクパルスCPUを発生
するので、ゲート１１が閉じられ固定データ“オ
ール０”が出力され、このデータが上位アドレス
レジスタ１に取り込まれ、上位アドレスレジスタ
１はクリアされる。又、命令の下位アドレスはカ
レントページのときと同様に下位アドレスレジス
タ２に取り込まれ、従つて、上位及び下位アドレ
スレジスタ１及び２の出力は共に更新される。
アクセスする命令であつた場合は、解析の結果コ
ンピユータコントロールユニツト９は信号OEを
「Ｌ」とすると共に、クロツクパルスCPUを発生
するので、ゲート１１が閉じられ固定データ“オ
ール０”が出力され、このデータが上位アドレス
レジスタ１に取り込まれ、上位アドレスレジスタ
１はクリアされる。又、命令の下位アドレスはカ
レントページのときと同様に下位アドレスレジス
タ２に取り込まれ、従つて、上位及び下位アドレ
スレジスタ１及び２の出力は共に更新される。
以上のように、従来の中央処理装置では、命令
レジスタが命令をフエツチし、コンピユータコン
トロールユニツトが、ゼロページをアクセスする
命令であるか、カレントページをアクセスする命
令であるかを判定した後でなくては、アドレスが
決定せず、従つて、メモリーシステムに対するア
ドレス情報の出力が遅く、その結果、処理時間が
長くなるという欠点があつた。特に、メモリーシ
ステムのゼロページは、他のページから共通のデ
ータ領域として使用されるため、この部分での処
理速度の遅れは、システム全体に大きな影響を与
えてしまうという問題があつた。
レジスタが命令をフエツチし、コンピユータコン
トロールユニツトが、ゼロページをアクセスする
命令であるか、カレントページをアクセスする命
令であるかを判定した後でなくては、アドレスが
決定せず、従つて、メモリーシステムに対するア
ドレス情報の出力が遅く、その結果、処理時間が
長くなるという欠点があつた。特に、メモリーシ
ステムのゼロページは、他のページから共通のデ
ータ領域として使用されるため、この部分での処
理速度の遅れは、システム全体に大きな影響を与
えてしまうという問題があつた。
(ハ) 目 的
本発明は、メモリーページング機能を有するマ
イクロプログラム制御方式の中央処理装置におい
て、メモリーシステムから命令を受け取つたと
き、コンピユータコントロールユニツトで命令の
解析が終了する以前に、上位アドレスレジスタを
強制的にクリアするか又はその内容を保持するこ
とにより、メモリーシステムに対するアドレス情
報を早期に出力し、メモリーシステムを効流良く
動作させることで、高速処理を実現することを目
的とするものである。
イクロプログラム制御方式の中央処理装置におい
て、メモリーシステムから命令を受け取つたと
き、コンピユータコントロールユニツトで命令の
解析が終了する以前に、上位アドレスレジスタを
強制的にクリアするか又はその内容を保持するこ
とにより、メモリーシステムに対するアドレス情
報を早期に出力し、メモリーシステムを効流良く
動作させることで、高速処理を実現することを目
的とするものである。
(ニ) 実施例
第３図な、本発明によるマイクロプログラム制
御方式の中央処理装置の実施例を示すブロツク図
であり、第１図の従来例と同一構成には同一番号
を付している。
御方式の中央処理装置の実施例を示すブロツク図
であり、第１図の従来例と同一構成には同一番号
を付している。
第３図に示すように、本発明では、上位アドレ
スレジスタ１２を、信号が入力されると内容を強
制的にクリアするクリア端子付のレジスタ、例え
ばクリア端子CR付の複数のＤフリツプフロツプ
より構成しており、又、１３は第１図と同様マイ
クロプログラムメモリ１４を含んで構成された制
御部としてのコンピユータコントロールユニツト
であるが、本発明では、命令レジスタ４に命令が
フエツチされる１システムクロツク前、即ち、バ
スドライバ５に制御信号DBEN及びDBDIRを出
力すると同時に、第５図ハのタイミングチヤート
で示すように、クリアイネーブル信号CLRENを
出力するように構成している。
スレジスタ１２を、信号が入力されると内容を強
制的にクリアするクリア端子付のレジスタ、例え
ばクリア端子CR付の複数のＤフリツプフロツプ
より構成しており、又、１３は第１図と同様マイ
クロプログラムメモリ１４を含んで構成された制
御部としてのコンピユータコントロールユニツト
であるが、本発明では、命令レジスタ４に命令が
フエツチされる１システムクロツク前、即ち、バ
スドライバ５に制御信号DBEN及びDBDIRを出
力すると同時に、第５図ハのタイミングチヤート
で示すように、クリアイネーブル信号CLRENを
出力するように構成している。
更に、本発明では、コンピユータコントロール
ユニツト１３からのクリアイネーブル信号
CLRENを入力すると共に、メモリーシステム３
から命令レジスタ４にフエツチされる命令のペー
ジ指定ビツトからのページ指定信号Z/Cをバスラ
インBLより入力し、クリアイネーブル信号
CLRENが所定の状態のとき、ページ指定信号Z/
Ｃに応じてクリア信号CLRを発生するクリア信号
発生回路１５を設けており、第３図の実施例で
は、クリアイネーブル信号CLRENとページ指定
信号Z/Cを入力するORゲート１６と、ORゲート
１６の出力信号Ｇをデータ入力端子Ｄに入力し、
システムクロツクCLKをクロツク端子CLに入力
するＤフリツプフロツプ１７より構成している。
ユニツト１３からのクリアイネーブル信号
CLRENを入力すると共に、メモリーシステム３
から命令レジスタ４にフエツチされる命令のペー
ジ指定ビツトからのページ指定信号Z/Cをバスラ
インBLより入力し、クリアイネーブル信号
CLRENが所定の状態のとき、ページ指定信号Z/
Ｃに応じてクリア信号CLRを発生するクリア信号
発生回路１５を設けており、第３図の実施例で
は、クリアイネーブル信号CLRENとページ指定
信号Z/Cを入力するORゲート１６と、ORゲート
１６の出力信号Ｇをデータ入力端子Ｄに入力し、
システムクロツクCLKをクロツク端子CLに入力
するＤフリツプフロツプ１７より構成している。
次に、第５図のタイミングチヤートを参照しな
がら、本実施例の動作を説明する。
がら、本実施例の動作を説明する。
メモリーシステム３から命令が出力されると、
第１図の従来例と全く同様に、先ず、バスドライ
バ５に信号DBEN及びDBDIRが与えられ、命令
はバスドライバ５を介してバスラインBLに送ら
れる。ところが、コンピユータコントロールユニ
ツト１３は、信号DBEN及びDBDIRと同時に、
クリアイネーブル信号CLRENを第５図ハに示す
ように「Ｌ」にする。このため、バスラインBL
に送られてきた命令が、カレントページをアクセ
スする命令である場合は、ページ指定信号Z/Cが
「Ｈ」であるため、ORゲート１６の出力信号Ｇ
は、第５図ニの破線で示すように、「Ｈ」のまま
であり、従つて、システムクロツクCLKがＤフ
リツプフロツプ１７に入力されてもその出力信号
CLKは、第５図ホの破線の如く「Ｈ」のままと
なり、上位アドレスレジスタ１２はクリアされ
ず、その内容を保持する。ところで、下位アドレ
スレジスタ２への取り込み信号としてのクロツク
パルスCPLは、フエツチ信号ILが立ち上がるの
とほぼ同時に立ち上がるので、命令の下位アドレ
スは、命令が命令レジスタ４にフエツチされるの
と同時に、下位アドレスレジスタ２に取り込まれ
る。
第１図の従来例と全く同様に、先ず、バスドライ
バ５に信号DBEN及びDBDIRが与えられ、命令
はバスドライバ５を介してバスラインBLに送ら
れる。ところが、コンピユータコントロールユニ
ツト１３は、信号DBEN及びDBDIRと同時に、
クリアイネーブル信号CLRENを第５図ハに示す
ように「Ｌ」にする。このため、バスラインBL
に送られてきた命令が、カレントページをアクセ
スする命令である場合は、ページ指定信号Z/Cが
「Ｈ」であるため、ORゲート１６の出力信号Ｇ
は、第５図ニの破線で示すように、「Ｈ」のまま
であり、従つて、システムクロツクCLKがＤフ
リツプフロツプ１７に入力されてもその出力信号
CLKは、第５図ホの破線の如く「Ｈ」のままと
なり、上位アドレスレジスタ１２はクリアされ
ず、その内容を保持する。ところで、下位アドレ
スレジスタ２への取り込み信号としてのクロツク
パルスCPLは、フエツチ信号ILが立ち上がるの
とほぼ同時に立ち上がるので、命令の下位アドレ
スは、命令が命令レジスタ４にフエツチされるの
と同時に、下位アドレスレジスタ２に取り込まれ
る。
一方、命令がゼロページをアクセスする命令で
ある場合は、ページ指定信号Z/Cが「Ｌ」である
ため、ORゲート１６の出力信号Ｇは、第５図ニ
の実線で示すように「Ｌ」となり、システムクロ
ツクCLKがＤフリツプフロツプ１７に入力され
ると、その出力信号CLRは、第５図ホの実線の
如く「Ｌ」となる。このため、上位アドレスレジ
スタ１２のクリア端子CRには「Ｌ」のクリア信
号CLRが入力されることとなり、上位アドレス
レジスタ１２の内容は強制哲にクリアされる。一
方、下位アドレスレジスタ２には、カレントペー
ジの場合と全く同様に、命令の下位アドレスが取
り込まれる。
ある場合は、ページ指定信号Z/Cが「Ｌ」である
ため、ORゲート１６の出力信号Ｇは、第５図ニ
の実線で示すように「Ｌ」となり、システムクロ
ツクCLKがＤフリツプフロツプ１７に入力され
ると、その出力信号CLRは、第５図ホの実線の
如く「Ｌ」となる。このため、上位アドレスレジ
スタ１２のクリア端子CRには「Ｌ」のクリア信
号CLRが入力されることとなり、上位アドレス
レジスタ１２の内容は強制哲にクリアされる。一
方、下位アドレスレジスタ２には、カレントペー
ジの場合と全く同様に、命令の下位アドレスが取
り込まれる。
以上のように、本実施例では、メモリシステム
３に対する上位及び下位アドレスレジスタ１２及
び２からのアドレス情報は、命令が命令レジスタ
４にフエツチされるのとほぼ同時、即ち、コンピ
ユータコントロールユニツト１３での命令の解析
が終了する以前に、決定し出力される。第４図と
第５図を比較すれば明らかなように、従来例に比
べ約１システムクロツク分だけ早く、アドレス情
報が出力される。
３に対する上位及び下位アドレスレジスタ１２及
び２からのアドレス情報は、命令が命令レジスタ
４にフエツチされるのとほぼ同時、即ち、コンピ
ユータコントロールユニツト１３での命令の解析
が終了する以前に、決定し出力される。第４図と
第５図を比較すれば明らかなように、従来例に比
べ約１システムクロツク分だけ早く、アドレス情
報が出力される。
尚、命令にはダイレクト命令とインダイレクト
命令があり、インダイレクト命令の後には、アド
レスのみがメモリシステム３から送られてくる。
コンピユータコントロールユニツト１３から上位
アドレスレジスタ１２への取り込み信号としての
クロツクパルスCPMは、インダイレクト命令に
引き続いてアドレスのみが送られてきたときに出
力されるものである。
命令があり、インダイレクト命令の後には、アド
レスのみがメモリシステム３から送られてくる。
コンピユータコントロールユニツト１３から上位
アドレスレジスタ１２への取り込み信号としての
クロツクパルスCPMは、インダイレクト命令に
引き続いてアドレスのみが送られてきたときに出
力されるものである。
ところで、命令の実行が終了すると、汎用レジ
スタ群６中のプログラムカウンタは、演算器７に
より＋１され、この内容が上位及び下位アドレス
レジスタ１２及び２に取り込まれ、次の命令に進
む。
スタ群６中のプログラムカウンタは、演算器７に
より＋１され、この内容が上位及び下位アドレス
レジスタ１２及び２に取り込まれ、次の命令に進
む。
(ホ) 効 果
本発明によるマイクロプログラム制御方式の中
央処理装置は、メモリシステムから命令レジスタ
にフエツチされる命令のページ指定ビツトからの
ページ指定信号を入力し、該信号に応じてクリア
信号を発生するクリア信号発生回路を設け、この
クリア信号により上位アドレスレジスタを強制的
にクリアするか又はその内容を保持させるように
したので、命令レジスタにフエツチされた命令を
解析した後でなくては、メモリシステムに対する
アドレス情報を出力できなかつた従来の中央処理
装置に比べ、メモリシステムに対してアドレス情
報を早期に出力することができる。従つて、メモ
リシステムを効率良く動作させることが可能とな
り、システム全体の高速処理を実現できる。特
に、ゼロページをアクセスする命令を受け取つた
とき、メモリシステムに対して早期にアドレス情
報を出力できるようにしたことは大きな利点とな
る。
央処理装置は、メモリシステムから命令レジスタ
にフエツチされる命令のページ指定ビツトからの
ページ指定信号を入力し、該信号に応じてクリア
信号を発生するクリア信号発生回路を設け、この
クリア信号により上位アドレスレジスタを強制的
にクリアするか又はその内容を保持させるように
したので、命令レジスタにフエツチされた命令を
解析した後でなくては、メモリシステムに対する
アドレス情報を出力できなかつた従来の中央処理
装置に比べ、メモリシステムに対してアドレス情
報を早期に出力することができる。従つて、メモ
リシステムを効率良く動作させることが可能とな
り、システム全体の高速処理を実現できる。特
に、ゼロページをアクセスする命令を受け取つた
とき、メモリシステムに対して早期にアドレス情
報を出力できるようにしたことは大きな利点とな
る。
第１図は従来のマイクロプログラム制御方式の
中央処理装置を示すブロツク図、第２図は命令形
式を示す図、第３図は本発明によるマイクロプロ
グラム制御方式の中央処理装置の実施例を示すブ
ロツク図、第４図は第１図の従来例の動作を説明
するためのタイミングチヤート、第５図は第３図
の実施例を説明するためのタイミングチヤートで
ある。 主な図番の説明 １，１２……上位アドレスレ
ジスタ、２……下位アドレスレジスタ、３……メ
モリシステム、４……命令レジスタ、５……バス
ドライバ、６……汎用レジスタ群、７……演算
器、８……固定データ発生回路、９，１３……コ
ンピユータコントロールユニツト、１０，１４…
…マイクロプログラムメモリ、１５……クリア信
号発生回路。
中央処理装置を示すブロツク図、第２図は命令形
式を示す図、第３図は本発明によるマイクロプロ
グラム制御方式の中央処理装置の実施例を示すブ
ロツク図、第４図は第１図の従来例の動作を説明
するためのタイミングチヤート、第５図は第３図
の実施例を説明するためのタイミングチヤートで
ある。 主な図番の説明 １，１２……上位アドレスレ
ジスタ、２……下位アドレスレジスタ、３……メ
モリシステム、４……命令レジスタ、５……バス
ドライバ、６……汎用レジスタ群、７……演算
器、８……固定データ発生回路、９，１３……コ
ンピユータコントロールユニツト、１０，１４…
…マイクロプログラムメモリ、１５……クリア信
号発生回路。
Claims (1)
- １ メモリシステムに対してアドレス指定を行な
うアドレスレジスタと、前記メモリシステムから
命令がフエツチされる命令レジスタと、マイクロ
プログラムメモリを含んで構成され前記命令レジ
スタにフエツチされた命令を解析すると共に各種
制御信号を発生する制御部とを備えたマイクロプ
ログラム制御方式の中央処理装置において、前記
アドレスレジスタを、前記メモリシステムに対し
てページ指定を行なう上位アドレスレジスタと、
前記メモリシステムの指定されたページ内でのア
ドレスを指定する下位アドレスレジスタとより構
成すると共に、前記メモリシステムから前記命令
レジスタにフエツチされる命令のページ指定ビツ
トからのページ指定信号を入力し該信号に応じて
クリア信号を発生するクリア信号発生回路を設
け、該クリア信号により前記上位アドレスレジス
タを強制的にクリアするようにしたことを特徴と
するマイクロプログラム制御方式の中央処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21445782A JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21445782A JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105148A JPS59105148A (ja) | 1984-06-18 |
| JPH0131218B2 true JPH0131218B2 (ja) | 1989-06-23 |
Family
ID=16656062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21445782A Granted JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105148A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175929A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | 分岐方式 |
| JP2560520B2 (ja) * | 1990-06-29 | 1996-12-04 | 日本電気株式会社 | 先行制御装置 |
-
1982
- 1982-12-06 JP JP21445782A patent/JPS59105148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105148A (ja) | 1984-06-18 |
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