JPH0619713B2 - 論理型デ−タ処理装置 - Google Patents
論理型デ−タ処理装置Info
- Publication number
- JPH0619713B2 JPH0619713B2 JP60145831A JP14583185A JPH0619713B2 JP H0619713 B2 JPH0619713 B2 JP H0619713B2 JP 60145831 A JP60145831 A JP 60145831A JP 14583185 A JP14583185 A JP 14583185A JP H0619713 B2 JPH0619713 B2 JP H0619713B2
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- JP
- Japan
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロローグのような述語論理型言語の実行に
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。
フオートラン（FORTRAN）に代表される手続きを主体と
する言語系ではプロシジヤとデータが分離しているが、
プロローグ（Prolog）のような論理型言語ではデータの
評価によつて処理が行われる。このため、このような論
理型言語を効率よく実行するためには、全てのデータに
ついてそのデータの属性（例えば、変性、定数、構造体
など）を表示するためのフイールド、即ちタグ（Tag）
部が付加されるものとなつている。タグ部にデータの属
性を集中させることによつて、言語処理系はタグ部のみ
を評価することによつて処理を行うことが可能になり、
これにより論理型言語の処理効率を向上させ得るもので
ある。
する言語系ではプロシジヤとデータが分離しているが、
プロローグ（Prolog）のような論理型言語ではデータの
評価によつて処理が行われる。このため、このような論
理型言語を効率よく実行するためには、全てのデータに
ついてそのデータの属性（例えば、変性、定数、構造体
など）を表示するためのフイールド、即ちタグ（Tag）
部が付加されるものとなつている。タグ部にデータの属
性を集中させることによつて、言語処理系はタグ部のみ
を評価することによつて処理を行うことが可能になり、
これにより論理型言語の処理効率を向上させ得るもので
ある。
ところで、タグ部の評価についてはこれまでに、例えば
新世代コンピュータ技術開発機構（略称 ICOT）から１
９８４年に発表されたマシンΨについてのプロシーデイ
ング オブ ザ ロジツク プログラミング カンフア
ランス‘８４（‘Proceedings of THE LOGIC PROGRAMMI
NG CONFERENCE‘８４）における論文「パーソナル逐次
型推論マシンＰＳＩのハードウエア設計」では、メモリ
リードデータバツフア（ＤＲ）内のデータのタグを用い
判定する構成になつている。しかし、このような構成で
は、メモリをリードするとメモリリードバツフア内の内
容が更新されてしまうため、判定したいタグを保持する
ためにはワークフアイルにデータレジスの内容を転送
し、必要時に再びワークフアイルからデータレジスタに
読み出すといつた操作が必要となり、複数のタグの判定
を必要とする場合などに処理時間が長くなるばかりか、
タグのビツト長が６ビツトといつた具合に固定されてい
ることから、タグの拡張が行ない得ないという不具合が
ある。
新世代コンピュータ技術開発機構（略称 ICOT）から１
９８４年に発表されたマシンΨについてのプロシーデイ
ング オブ ザ ロジツク プログラミング カンフア
ランス‘８４（‘Proceedings of THE LOGIC PROGRAMMI
NG CONFERENCE‘８４）における論文「パーソナル逐次
型推論マシンＰＳＩのハードウエア設計」では、メモリ
リードデータバツフア（ＤＲ）内のデータのタグを用い
判定する構成になつている。しかし、このような構成で
は、メモリをリードするとメモリリードバツフア内の内
容が更新されてしまうため、判定したいタグを保持する
ためにはワークフアイルにデータレジスの内容を転送
し、必要時に再びワークフアイルからデータレジスタに
読み出すといつた操作が必要となり、複数のタグの判定
を必要とする場合などに処理時間が長くなるばかりか、
タグのビツト長が６ビツトといつた具合に固定されてい
ることから、タグの拡張が行ない得ないという不具合が
ある。
本発明の目的は、複数のタグの判定処理が高速に行なわ
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。
この目的のため本発明は、メモリよりのデータに拡張子
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。
以下、本発明を第１図から第７図により説明する。
先ず本発明によるデータ処理装置の全体の構成について
説明する。第１図はそのデータ処理装置の一例でのハー
ドウエア構成を示したものである。これによるとデータ
処理装置はメモリ(MEMORY)１０１、ライトデータレジス
タ（ＷＤＲ）１０２、メモリアドレスレジスタ（ＭＡ
Ｒ）１０３、リードデータレジスタ（ＲＤＲ）１０４、
拡張子除去部（EXPOUT）１０９、タグ部格納レジスタ
（TAGRA，TAGRB）１１１、１１２、タグマルチウエイジ
ヤンプエンコーダ（TAG MJ ENCODER）１１３、マイクロ
プログラムコントローラ（ＭＰＣ）１１６演算器・レジ
スタフアイル（RALU）１０７、バス（ＢＵＳ）１０５を
主な要素として構成されるものとなつている。なお、エ
ンコーダ１１３はタグによるマルチウエイジヤンプを行
なう際でのジヤンプアドレスを決定するためのものであ
る。
説明する。第１図はそのデータ処理装置の一例でのハー
ドウエア構成を示したものである。これによるとデータ
処理装置はメモリ(MEMORY)１０１、ライトデータレジス
タ（ＷＤＲ）１０２、メモリアドレスレジスタ（ＭＡ
Ｒ）１０３、リードデータレジスタ（ＲＤＲ）１０４、
拡張子除去部（EXPOUT）１０９、タグ部格納レジスタ
（TAGRA，TAGRB）１１１、１１２、タグマルチウエイジ
ヤンプエンコーダ（TAG MJ ENCODER）１１３、マイクロ
プログラムコントローラ（ＭＰＣ）１１６演算器・レジ
スタフアイル（RALU）１０７、バス（ＢＵＳ）１０５を
主な要素として構成されるものとなつている。なお、エ
ンコーダ１１３はタグによるマルチウエイジヤンプを行
なう際でのジヤンプアドレスを決定するためのものであ
る。
第２図はマイクロプログラムコントローラ116の一例で
の内部構成を示したものである。マイクロプログラムコ
ントローラ１１６はマイクロプログラムを格納するメモ
リ（ＷＣＳ）１２４、メモリ１２４より読み出されたマ
イクロ命令を一時記憶するマイクロ命令レジスタ（ＭＩ
Ｒ）１２５、次に読み出すべきマイクロ命令のアドレス
を選択するセレクタ（ＳＥＬ）１２２、セレクタ１２２
の出力１２３をインクリメントするインクリメンタ（Ｉ
ＮＣ）１２１を主な要素として構成されるようになつて
いる。この場合予めメモリ１２４に格納されているマイ
クロ命令はメモリ１２４より読み出されたうえマイクロ
命令レジスタ１２５にセツトされレジスタやバス等の制
御を行なうが、次に読み出すべきメモリ１２４のアドレ
スはそのときにマイクロ命令レジスタ１２５に格納され
ているマイクロ命令による信号１２７によりセレクタ１
２２を制御することによつて選択される。
の内部構成を示したものである。マイクロプログラムコ
ントローラ１１６はマイクロプログラムを格納するメモ
リ（ＷＣＳ）１２４、メモリ１２４より読み出されたマ
イクロ命令を一時記憶するマイクロ命令レジスタ（ＭＩ
Ｒ）１２５、次に読み出すべきマイクロ命令のアドレス
を選択するセレクタ（ＳＥＬ）１２２、セレクタ１２２
の出力１２３をインクリメントするインクリメンタ（Ｉ
ＮＣ）１２１を主な要素として構成されるようになつて
いる。この場合予めメモリ１２４に格納されているマイ
クロ命令はメモリ１２４より読み出されたうえマイクロ
命令レジスタ１２５にセツトされレジスタやバス等の制
御を行なうが、次に読み出すべきメモリ１２４のアドレ
スはそのときにマイクロ命令レジスタ１２５に格納され
ているマイクロ命令による信号１２７によりセレクタ１
２２を制御することによつて選択される。
第３図(A)〜(C)はこのようにしてセレクトされるアドレ
スのタイプをそれぞれ示したものである。このうち第３
図(A)に示すものはマイクロ命令に含まれている分岐ア
ドレス１２６を次のメモリ１２４の読出しアドレスとす
る直接指定であり、また、第３図(B)に示すものは現在
のメモリ124の読出しアドレスをインクリメンタ１２１
によりインクリメントして次のメモリ１２４の読出しア
ドレスとするアドレスインクリメントによる指定であ
る。更に第３図(C)に示すものは分岐アドレス１２６の
一部１１９と外部（エンコーダ１１３）からのジヤンプ
アドレス１１４との合成に係るアドレス１２０を読出し
アドレスとするものである。本発明に係るタグによる条
件分岐は第３図(C)に示すアドレス形式によりメモリ１
２４の読出しアドレスを更新するものである。タグと判
定しそのタグの内容に応じて対応する処理へマイクロプ
ログラムが分岐する様子を第４図に示す。
スのタイプをそれぞれ示したものである。このうち第３
図(A)に示すものはマイクロ命令に含まれている分岐ア
ドレス１２６を次のメモリ１２４の読出しアドレスとす
る直接指定であり、また、第３図(B)に示すものは現在
のメモリ124の読出しアドレスをインクリメンタ１２１
によりインクリメントして次のメモリ１２４の読出しア
ドレスとするアドレスインクリメントによる指定であ
る。更に第３図(C)に示すものは分岐アドレス１２６の
一部１１９と外部（エンコーダ１１３）からのジヤンプ
アドレス１１４との合成に係るアドレス１２０を読出し
アドレスとするものである。本発明に係るタグによる条
件分岐は第３図(C)に示すアドレス形式によりメモリ１
２４の読出しアドレスを更新するものである。タグと判
定しそのタグの内容に応じて対応する処理へマイクロプ
ログラムが分岐する様子を第４図に示す。
第４図より判るように第３図(C)に示すアドレス形式を
作成するモードを持つマイクロ命令129によつて、タグ
の判定結果がジヤンプアドレス１１４として現われ、こ
のジヤンプアドレス114を含むアドレスによりメモリ１
２４が次にアクセスされることによつて処理１３０〜１
３２のうちタグの判定結果に応じたものが実行されるも
のである。より詳細に説明すれば、マイクロ命令129が
メモリ１２４から読み出されマイクロ命令レジスタ１２
５にセツトされると、マイクロ命令レジスタ１２５から
の信号１２７によりセレクタ122が制御されることにな
つて、アドレス１２０がセレクタ１２２より選択的に出
力されることになる。マイクロ命令１２９が実行された
後の次のマシンサイクルではセレクタ１２２によりセレ
クトされたアドレス１２０におけるジヤンプアドレス11
4の値により処理１〜処理８のうち何れかに多分岐が行
なわれるものである。
作成するモードを持つマイクロ命令129によつて、タグ
の判定結果がジヤンプアドレス１１４として現われ、こ
のジヤンプアドレス114を含むアドレスによりメモリ１
２４が次にアクセスされることによつて処理１３０〜１
３２のうちタグの判定結果に応じたものが実行されるも
のである。より詳細に説明すれば、マイクロ命令129が
メモリ１２４から読み出されマイクロ命令レジスタ１２
５にセツトされると、マイクロ命令レジスタ１２５から
の信号１２７によりセレクタ122が制御されることにな
つて、アドレス１２０がセレクタ１２２より選択的に出
力されることになる。マイクロ命令１２９が実行された
後の次のマシンサイクルではセレクタ１２２によりセレ
クトされたアドレス１２０におけるジヤンプアドレス11
4の値により処理１〜処理８のうち何れかに多分岐が行
なわれるものである。
次に拡張子除去部、タグ部格納レジスタについて説明す
れば、第５図は本発明に係るデータの一例でのフオーマ
ツトを示したものである。データ長は３２ビツトであ
り、第５図(A)に示す通常タグにおいては上位４ビツト
がタグ部１３３とされ、残りはデータ部１３４となつて
いる。但し、タグ部１３３においてはパターン“１１１
１”は第５図(B)に示すように拡張タグの拡張子として
用いられることから、通常タグにおいては使用されない
ようになつている。拡張タグは上位４ビツトにおけるパ
ターン“１１１１”１３５を拡張子として用い、これに
続く４ビツトがタグ部１３６として用いられる。ビツト
長の長いデータには通常タグを、ビツト長の短いデータ
には拡張タグを用いることによりタグの拡張が行なえる
ものである。
れば、第５図は本発明に係るデータの一例でのフオーマ
ツトを示したものである。データ長は３２ビツトであ
り、第５図(A)に示す通常タグにおいては上位４ビツト
がタグ部１３３とされ、残りはデータ部１３４となつて
いる。但し、タグ部１３３においてはパターン“１１１
１”は第５図(B)に示すように拡張タグの拡張子として
用いられることから、通常タグにおいては使用されない
ようになつている。拡張タグは上位４ビツトにおけるパ
ターン“１１１１”１３５を拡張子として用い、これに
続く４ビツトがタグ部１３６として用いられる。ビツト
長の長いデータには通常タグを、ビツト長の短いデータ
には拡張タグを用いることによりタグの拡張が行なえる
ものである。
第６図は拡張子除去部の構成を示したものである。バス
１０５上における上位８ビツト信号108をその入力とし
て、このうちの上位４ビツト信号１３８のパターンがど
のようであるかがアンドゲート１４０によりチエツクさ
れるようになつている。アンドゲート１４０の出力１４
２によりセレクタ（ＳＥＬ）１４１を制御するようにす
れば、上位４ビツト信号１３８のパターンが“１１１
１”である場合にはセレクタ１４１からは上位８ビツト
信号１０８のうちの下位４ビツト信号１３９が、また、
そのパターンが“１１１１”でなければ上位８ビツト信
号１０８のうちの上位４ビツト信号１３８がそれぞれ選
択出力されるものである。即ち、セレクタ１４１の出力
が拡張子除去部１０９の出力１１０として得られるわけ
である。
１０５上における上位８ビツト信号108をその入力とし
て、このうちの上位４ビツト信号１３８のパターンがど
のようであるかがアンドゲート１４０によりチエツクさ
れるようになつている。アンドゲート１４０の出力１４
２によりセレクタ（ＳＥＬ）１４１を制御するようにす
れば、上位４ビツト信号１３８のパターンが“１１１
１”である場合にはセレクタ１４１からは上位８ビツト
信号１０８のうちの下位４ビツト信号１３９が、また、
そのパターンが“１１１１”でなければ上位８ビツト信
号１０８のうちの上位４ビツト信号１３８がそれぞれ選
択出力されるものである。即ち、セレクタ１４１の出力
が拡張子除去部１０９の出力１１０として得られるわけ
である。
第１図に示すように拡張子除去部１０９の出力１１０は
タグ部格納レジスタ１１１，１１２に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ１１６内におけるマイクロ命令レジスタ１２５
からの信号１１７，１１８によつてマシンサイクル毎に
任意に指定し得るようになつている。
タグ部格納レジスタ１１１，１１２に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ１１６内におけるマイクロ命令レジスタ１２５
からの信号１１７，１１８によつてマシンサイクル毎に
任意に指定し得るようになつている。
第７図はエンコーダの構成を示したものである。これは
タグ部格納レジスタ１１１，１１２の出力１４３，１４
４およびマイクロ命令レジスタ125からの信号１１５を
アドレス１４５とするメモリであり、ジヤンプテーブル
（JUMP TABLE）１４６として構成される。ジヤンプテー
ブル146には予め分岐アドレスがデータとして格納され
ているわけである。
タグ部格納レジスタ１１１，１１２の出力１４３，１４
４およびマイクロ命令レジスタ125からの信号１１５を
アドレス１４５とするメモリであり、ジヤンプテーブル
（JUMP TABLE）１４６として構成される。ジヤンプテー
ブル146には予め分岐アドレスがデータとして格納され
ているわけである。
さて、ここでタグによる分岐の実行シーケンスを全体的
に説明すれば、タグによる分岐は３マシンサイクルで行
なわれる。第１のマシンサイクルにおいてはバス１０５
上でのデータ上位８ビツト信号１０８が拡張子除去部１
０９に入力され、拡張子除去部１０９ではその上位８ビ
ツト信号１０８より拡張子を取り除くことによつてタグ
部が取り出されるようになつている。拡張子除去部１０
９の出力１１０はマイクロプログラムコントローラ１１
６におけるマイクロ命令レジスタ125からの信号１１７
によりタグ部格納レジスタ111に格納されるところとな
るものである。第２のマシンサイクルにおいても同様に
バス１０５上でのデータのタグ部がマイクロ命令レジス
タ１２５からの信号１１８によりタグ部格納レジスタ１
１２に格納されるものである。第３のマシンサイクルで
はタグ部格納レジスタ１１１，１１２の出力１４３，１
４４とマイクロ命令レジスタ１２５からの信号１１５に
もとづきエンコーダ１１３においてジヤンプ（分岐）ア
ドレス１１４が作成される。このアドレス１１４はマイ
クロ命令レジスタ１２５からの分岐アドレス１２６の一
部１１９と合成されアドレス１２０とされるが、これが
マイクロ命令レジスタ１２５からの信号１２７によりセ
レクタ１２２より選択出力されることによつて、メモリ
１２４の次の読出しアドレスとなるものである。このア
ドレス対応の内容がメモリ１２４より読み出されマイク
ロ命令レジスタ１２５にセツトされることによつて分岐
は終了するが、次のマシンサイクルからは分岐先の処理
が実行されることになるものである。このようにタグの
拡張が容易に行ない得、また、データバス上に複数のタ
グ部格納用レジスタを有するためメモリ（１０１）のリ
ードと無関係に任意のマシンサイクルでタグによる分岐
が可能となる。
に説明すれば、タグによる分岐は３マシンサイクルで行
なわれる。第１のマシンサイクルにおいてはバス１０５
上でのデータ上位８ビツト信号１０８が拡張子除去部１
０９に入力され、拡張子除去部１０９ではその上位８ビ
ツト信号１０８より拡張子を取り除くことによつてタグ
部が取り出されるようになつている。拡張子除去部１０
９の出力１１０はマイクロプログラムコントローラ１１
６におけるマイクロ命令レジスタ125からの信号１１７
によりタグ部格納レジスタ111に格納されるところとな
るものである。第２のマシンサイクルにおいても同様に
バス１０５上でのデータのタグ部がマイクロ命令レジス
タ１２５からの信号１１８によりタグ部格納レジスタ１
１２に格納されるものである。第３のマシンサイクルで
はタグ部格納レジスタ１１１，１１２の出力１４３，１
４４とマイクロ命令レジスタ１２５からの信号１１５に
もとづきエンコーダ１１３においてジヤンプ（分岐）ア
ドレス１１４が作成される。このアドレス１１４はマイ
クロ命令レジスタ１２５からの分岐アドレス１２６の一
部１１９と合成されアドレス１２０とされるが、これが
マイクロ命令レジスタ１２５からの信号１２７によりセ
レクタ１２２より選択出力されることによつて、メモリ
１２４の次の読出しアドレスとなるものである。このア
ドレス対応の内容がメモリ１２４より読み出されマイク
ロ命令レジスタ１２５にセツトされることによつて分岐
は終了するが、次のマシンサイクルからは分岐先の処理
が実行されることになるものである。このようにタグの
拡張が容易に行ない得、また、データバス上に複数のタ
グ部格納用レジスタを有するためメモリ（１０１）のリ
ードと無関係に任意のマシンサイクルでタグによる分岐
が可能となる。
以上説明したように本発明による場合は、データバス上
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによつて、必要な時にそのタグの判定が行ない得
る。したがつて、タグ保持のためにワークフアイルに一
旦データを転送し、必要なときにリードするといつたオ
ーバーヘツドは解消されることになる。また、タグの拡
張も容易に行なえるといつた効果も併せて得られること
になる。
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによつて、必要な時にそのタグの判定が行ない得
る。したがつて、タグ保持のためにワークフアイルに一
旦データを転送し、必要なときにリードするといつたオ
ーバーヘツドは解消されることになる。また、タグの拡
張も容易に行なえるといつた効果も併せて得られること
になる。
第１図は、本発明によるデータ処理装置の一例での全体
構成を示す図、第２図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第３図
(A)〜(C)は、そのマイクロプログラムコントローラにお
けるメモリに対するアドレスの各種形式を示す図、第４
図は、タグ判定結果に応じた処理へマイクロプログラム
が分岐する場合を説明するための図、第５図(A)，(B)
は、それぞれ本発明に係るデータの一例でのフオーマツ
トを示す図、第６図，第７図は、それぞれ第１図におけ
る拡張子除去部、タグマルチウエイジヤンプエンコーダ
の構成を示す図である。 １０１……メモリ、１０４……リードデータレジスタ、
１０５……バス、１０９……拡張子除去部、１１１，１
１２……タグ部格納レジスタ、１１３……タグマルチウ
エイジヤンプエンコーダ、１１６……マイクロプログラ
ムコントローラ。
構成を示す図、第２図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第３図
(A)〜(C)は、そのマイクロプログラムコントローラにお
けるメモリに対するアドレスの各種形式を示す図、第４
図は、タグ判定結果に応じた処理へマイクロプログラム
が分岐する場合を説明するための図、第５図(A)，(B)
は、それぞれ本発明に係るデータの一例でのフオーマツ
トを示す図、第６図，第７図は、それぞれ第１図におけ
る拡張子除去部、タグマルチウエイジヤンプエンコーダ
の構成を示す図である。 １０１……メモリ、１０４……リードデータレジスタ、
１０５……バス、１０９……拡張子除去部、１１１，１
１２……タグ部格納レジスタ、１１３……タグマルチウ
エイジヤンプエンコーダ、１１６……マイクロプログラ
ムコントローラ。
フロントページの続き (72)発明者 松本 秀和 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 山口 伸一郎 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内
Claims (1)
- 【請求項１】基本語長がｎ（定数）ビツトで、一語がｋ
（ｎ＞ｋ）ビツトのデータ属性を表すタグ部と（ｎ−
ｋ）ビツトのデータ部からなるデータ形式を有し、該タ
グを評価するユニットおよびタグの評価結果により多分
岐を行なうマイクロプログラムコントローラを具備して
成る論理型データ処理装置であつて、タグを評価するユ
ニツトは、データバス上のデータよりタグ部を拡張子を
除去した形で抽出する拡張子除去部と、該除去部からの
タグ部がマイクロプログラムコントローラによる制御下
に格納される複数のタグ部格納レジスタと、該レジスタ
の出力およびマイクロプログラムコントローラからの信
号にもとづきタグマルチウエイジヤンプアドレスを生成
し該コントローラに与えるタグマルチウエイジヤンプエ
ンコーダとから成る構成を特徴とする論理型データ処理
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145831A JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
| US06/881,407 US4896258A (en) | 1985-07-04 | 1986-07-02 | Data processor provided with instructions which refer to both tagged and tagless data |
| EP86109096A EP0207519B1 (en) | 1985-07-04 | 1986-07-03 | Data processor |
| DE86109096T DE3689389T2 (de) | 1985-07-04 | 1986-07-03 | Datenverarbeitungsprozessor. |
| EP19930103937 EP0552816A3 (en) | 1985-07-04 | 1986-07-03 | Processor to process tagged and untagged data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145831A JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628231A JPS628231A (ja) | 1987-01-16 |
| JPH0619713B2 true JPH0619713B2 (ja) | 1994-03-16 |
Family
ID=15394120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145831A Expired - Lifetime JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619713B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195739A (ja) * | 1987-02-09 | 1988-08-12 | Nec Corp | ユニフイケ−シヨン処理装置 |
| JPS6488743A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Data unifying device |
-
1985
- 1985-07-04 JP JP60145831A patent/JPH0619713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628231A (ja) | 1987-01-16 |
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