JPH01314022A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH01314022A JPH01314022A JP14627988A JP14627988A JPH01314022A JP H01314022 A JPH01314022 A JP H01314022A JP 14627988 A JP14627988 A JP 14627988A JP 14627988 A JP14627988 A JP 14627988A JP H01314022 A JPH01314022 A JP H01314022A
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- JP
- Japan
- Prior art keywords
- bit
- shift register
- data
- bits
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は回転ヘッド式ディジタルオーディオテープレ
コーダ（以下ＤＡＴと称す）などに適用されるもので、
１６ビツトのモードと１２ビツトのモードの両モードを
実現するように構成したディジタル信号処理回路に関す
るものである。
コーダ（以下ＤＡＴと称す）などに適用されるもので、
１６ビツトのモードと１２ビツトのモードの両モードを
実現するように構成したディジタル信号処理回路に関す
るものである。
−従来、一般のＤＡＴにおいてはメモリからの出力をデ
ィジタル・アナログ変換回路（以下Ｄ／Ａ変換回路と称
す）に入力する場合、８ビツトのパラレルデータを１６
ビツトのシリアルデータに変換している。第４図はこの
８ビツトのパラレルデ−夕を１６ビツトのシリアルデー
タに変換する回路（以下、Ｄ／Ａインタフェース回路と
称す）を示す０図において、１はメモリと接続されたデ
ータバス、２１．２２は８ビツトのＤタイプ・ランチ（
以下ラッチと称す）、５はパラレル人力／シリアル出力
の１６ビツトシフトレジスタ（以下シフトレジスタと称
す）である。
ィジタル・アナログ変換回路（以下Ｄ／Ａ変換回路と称
す）に入力する場合、８ビツトのパラレルデータを１６
ビツトのシリアルデータに変換している。第４図はこの
８ビツトのパラレルデ−夕を１６ビツトのシリアルデー
タに変換する回路（以下、Ｄ／Ａインタフェース回路と
称す）を示す０図において、１はメモリと接続されたデ
ータバス、２１．２２は８ビツトのＤタイプ・ランチ（
以下ラッチと称す）、５はパラレル人力／シリアル出力
の１６ビツトシフトレジスタ（以下シフトレジスタと称
す）である。
次に動作について説明する。メモリから出力された８ビ
ツトのパラレルデータを、８ビツトずつラッチ２１，２
２にラッチし、その後１６ビツトまとめてシフトレジス
タ５にロードし、シリアルに出力する。
ツトのパラレルデータを、８ビツトずつラッチ２１，２
２にラッチし、その後１６ビツトまとめてシフトレジス
タ５にロードし、シリアルに出力する。
以上のように、従来の回路では１６ビツトのモードにの
み対応しており、１２ビツトのモードには対応していな
かった。
み対応しており、１２ビツトのモードには対応していな
かった。
そこで本発明は上記のような問題点を解消するためにな
されたもので、１６ビツトのモードと１２ビツトのモー
ドの両モードに対応し、かつ回路の共用化を行った、デ
ィジタル信号処理回路のＤ／Ａインタフェース回路を得
ることを目的とする。
されたもので、１６ビツトのモードと１２ビツトのモー
ドの両モードに対応し、かつ回路の共用化を行った、デ
ィジタル信号処理回路のＤ／Ａインタフェース回路を得
ることを目的とする。
この発明に係るディジタル信号処理回路は１ワード１６
ビツトのパラレルデータをシリアルに変換するシフトレ
ジスタと、該シフトレジスタのシフトクロックを制御す
るシフト制御回路を備え、１６ビツトモードの時はシフ
トレジスタのデータをそのまま出力し、１２ビツトモー
ドの時は１２ビツトデータの上位４ビツトからシフト回
数を決定し、１２ビツトデータの下位８ビツトと固定の
８ビツトとをシフトレジスタにロードし、該シフトレジ
スタを上記回数だけシフトして１６ビツトデータを生成
し、出力するようにしたものである。
ビツトのパラレルデータをシリアルに変換するシフトレ
ジスタと、該シフトレジスタのシフトクロックを制御す
るシフト制御回路を備え、１６ビツトモードの時はシフ
トレジスタのデータをそのまま出力し、１２ビツトモー
ドの時は１２ビツトデータの上位４ビツトからシフト回
数を決定し、１２ビツトデータの下位８ビツトと固定の
８ビツトとをシフトレジスタにロードし、該シフトレジ
スタを上記回数だけシフトして１６ビツトデータを生成
し、出力するようにしたものである。
この発明におけるディジタル信号処理回路は１２ビツト
の伸長に１６ビツトモードにも必要なシフトレジスタを
兼用しているので、比較的回路規模の小さな１６ビツト
モード及び１２ビツトモード対応の回路を実現できる。
の伸長に１６ビツトモードにも必要なシフトレジスタを
兼用しているので、比較的回路規模の小さな１６ビツト
モード及び１２ビツトモード対応の回路を実現できる。
ここでＤＡＴにより規格化されている１６ビツトのデー
タを１２ビツトに圧縮する規則及び１２ビツトのオーデ
ィオデータワード（以下ワードと称す）を８ビツトのオ
ーディオデータシンボル（以下シンボルと称す）に変換
する規則について説明する。
タを１２ビツトに圧縮する規則及び１２ビツトのオーデ
ィオデータワード（以下ワードと称す）を８ビツトのオ
ーディオデータシンボル（以下シンボルと称す）に変換
する規則について説明する。
まず、１６ビツトのデータを１２ビツトに圧縮する規則
を第５図に示し、特に極性が正のものについての説明図
を第６図に示す、ここで圧縮規則について第６図に沿っ
て説明する。第６図において、′０”、′ｌ”は各ビッ
トのデータを表わし、丸材数字は１６ビツトデータのビ
ット位置を示しており、最下位ビット（以下ＬＳＢと称
す）を■として表現したものであり、いずれも値は“Ｏ
”又は“１”である、圧縮規則はまず１６ビツトデータ
の上位８ビツトから、ＭＳＢの連続する回数により１２
ビツトデータの上位４ビツトは一意的に決定される０次
にＭＳＢと極性が反転した次のビットから８ビツトをと
り、これを１２ビツトデータの下位８ビツトとする。こ
のようにして１６ビツトデータを１２ビツトに圧縮する
。
を第５図に示し、特に極性が正のものについての説明図
を第６図に示す、ここで圧縮規則について第６図に沿っ
て説明する。第６図において、′０”、′ｌ”は各ビッ
トのデータを表わし、丸材数字は１６ビツトデータのビ
ット位置を示しており、最下位ビット（以下ＬＳＢと称
す）を■として表現したものであり、いずれも値は“Ｏ
”又は“１”である、圧縮規則はまず１６ビツトデータ
の上位８ビツトから、ＭＳＢの連続する回数により１２
ビツトデータの上位４ビツトは一意的に決定される０次
にＭＳＢと極性が反転した次のビットから８ビツトをと
り、これを１２ビツトデータの下位８ビツトとする。こ
のようにして１６ビツトデータを１２ビツトに圧縮する
。
次に１２ビツトのワードを８ビツトのシンボルに変換す
る規則について説明する。前記規則を第７図に示す、第
７図において、２チヤンネルのワードのうち１番目の一
方のチャンネルをＡｔ、他方をＢｉとし、前記２チヤン
ネルのワードから３つのシンボルを作成し、それぞれの
ワードの上位８ビツトを１つのシンボルとしくＡｉｕ、
Ｂｔｕ）それぞれのワードの下位４ビツトを合成して１
つのシンボル（ＡＢ ｉ ｆ）を生成している。
る規則について説明する。前記規則を第７図に示す、第
７図において、２チヤンネルのワードのうち１番目の一
方のチャンネルをＡｔ、他方をＢｉとし、前記２チヤン
ネルのワードから３つのシンボルを作成し、それぞれの
ワードの上位８ビツトを１つのシンボルとしくＡｉｕ、
Ｂｔｕ）それぞれのワードの下位４ビツトを合成して１
つのシンボル（ＡＢ ｉ ｆ）を生成している。
以上のことより圧縮された１２ピントデータを１６ビツ
トに伸長する場合、１２とットデータの上位４ビツトか
らＭＳＨの連続する回数を決定し、ＭＳＢを連続させた
後、極性が反転したビットを１ビツト付加し、その後に
１２ビツトデータの下位８ビツトを続け、１６ビツトに
不足する部分は下位に“０”を付加する０以上のように
して１２ビツトに圧縮されたデータを伸長して１６ビフ
トデータを作成する。
トに伸長する場合、１２とットデータの上位４ビツトか
らＭＳＨの連続する回数を決定し、ＭＳＢを連続させた
後、極性が反転したビットを１ビツト付加し、その後に
１２ビツトデータの下位８ビツトを続け、１６ビツトに
不足する部分は下位に“０”を付加する０以上のように
して１２ビツトに圧縮されたデータを伸長して１６ビフ
トデータを作成する。
以下、この発明の一実施例を図面にもとづいて説明する
。
。
第１図において、１はメモリと接続されたデータバス、
２１．２２は８ビツトのラッチ、３１はセレクタで、Ａ
ｃｈとＢｃｈを切り換える。３２はセレクタで、１６ビ
ツトのモードと１２ビツトのモードを切り換える。５は
シフトレジスタ、４はシフト制御回路で、詳細は第３図
に示し、ここでシフトレジスタ５のシフトの制御を行っ
ている。
２１．２２は８ビツトのラッチ、３１はセレクタで、Ａ
ｃｈとＢｃｈを切り換える。３２はセレクタで、１６ビ
ツトのモードと１２ビツトのモードを切り換える。５は
シフトレジスタ、４はシフト制御回路で、詳細は第３図
に示し、ここでシフトレジスタ５のシフトの制御を行っ
ている。
また、第２図にこの回路を動作させるクロックのタイミ
ングチャートを示す、ＣＨＣＫはチャンネルクロックで
、“０°はＡチャンネル、“１″はＢチャンネルを表し
ている。
ングチャートを示す、ＣＨＣＫはチャンネルクロックで
、“０°はＡチャンネル、“１″はＢチャンネルを表し
ている。
次にシフト制御回路を第３図に示す。このシフト制御回
路４はカウンタ４１，３人力Ｎ０Ｒ４２゜０Ｒ４３，Ａ
ＮＤ４４、それに３つのＥＸＮＯＲ４５で構成されてい
る。
路４はカウンタ４１，３人力Ｎ０Ｒ４２゜０Ｒ４３，Ａ
ＮＤ４４、それに３つのＥＸＮＯＲ４５で構成されてい
る。
次に上記構成の回路動作を説明する。
１６ビツトモードの場合はセレクタ３２でＡを選択し、
１．．１．でデータバス１より８ビツトのパラレルデー
タをラッチ２１．２２に貯え、ｔ。
１．．１．でデータバス１より８ビツトのパラレルデー
タをラッチ２１．２２に貯え、ｔ。
で１６ビツトデータをシフトレジスタ５にロードし、Ｃ
ＬＫ １によりシリアルに出力する。
ＬＫ １によりシリアルに出力する。
また１２ビン、トモードの場合はセレクタ３２でＢを選
択する。まずｔ＋？Ａチャンネルの上位８ビツトをラッ
チ２１に貯え、ｔ２でＡチャンネルとＢチャンネル、そ
れぞれの下位４ピントをラッチ２２に貯える。そしてｔ
、でＡチャンネルの上位４ビツトをカウンタ４１にロー
ドしＭＳＢが連続する回数を決定する。また同時にセレ
クタ３１でＡ側のＡチャンネル下位４ビット（ｄ７〜ｄ
４）を選択し、これをｄｌｌ−ｄ８およびアース電位の
８ビツトとともにセレクタ３２により１．でシフトレジ
スタ５にロードする。そして５ＦＣＫによりシフトレジ
スタ５をシフトすると同時にカウンタ４１をダウンカウ
ントし、カウンタの出力がオール“０”になった時、つ
まりゲート４２の出力が“ｌ”になった時、ゲート４３
は５ＦＣＫの出力を停止し、シフトレジスタ５にはクロ
ックが供給されずに、シフト動作を停止する０例えば１
２ビツトデータが第６図に示す（１１１のデータである
場合を例にあげると、カウンタ４１にはＭＳＢを除いた
０の数である“４″がロードされ、シフトレジスタ５を
４回シフトする０次にＣＬＫ １によりシフトレジスタ
５内の伸長された１６ビフトデータをシリアルに出力す
る。
択する。まずｔ＋？Ａチャンネルの上位８ビツトをラッ
チ２１に貯え、ｔ２でＡチャンネルとＢチャンネル、そ
れぞれの下位４ピントをラッチ２２に貯える。そしてｔ
、でＡチャンネルの上位４ビツトをカウンタ４１にロー
ドしＭＳＢが連続する回数を決定する。また同時にセレ
クタ３１でＡ側のＡチャンネル下位４ビット（ｄ７〜ｄ
４）を選択し、これをｄｌｌ−ｄ８およびアース電位の
８ビツトとともにセレクタ３２により１．でシフトレジ
スタ５にロードする。そして５ＦＣＫによりシフトレジ
スタ５をシフトすると同時にカウンタ４１をダウンカウ
ントし、カウンタの出力がオール“０”になった時、つ
まりゲート４２の出力が“ｌ”になった時、ゲート４３
は５ＦＣＫの出力を停止し、シフトレジスタ５にはクロ
ックが供給されずに、シフト動作を停止する０例えば１
２ビツトデータが第６図に示す（１１１のデータである
場合を例にあげると、カウンタ４１にはＭＳＢを除いた
０の数である“４″がロードされ、シフトレジスタ５を
４回シフトする０次にＣＬＫ １によりシフトレジスタ
５内の伸長された１６ビフトデータをシリアルに出力す
る。
次にｔ４でＢチャンネルの上位８ビツトをラッチ２１に
貯え、ｔ、でＡチャンネルの場合と同様、Ｂチャンネル
の上位４ビツトをカウンタ４１にロードし、また同時に
セレクタ３１でＢ側のＢチャンネル下位４ビット（ｄ３
〜４０）を選択し、これをｄｌｌ〜ｄ８およびアース電
位の８ビツトとともにセレクタ３２によりシフトレジス
タ５にロードし、Ａチャンネルと同様にシフト動作を行
った後、ＣＬＫ ｌにより伸長された１６ビツトデータ
をシリアルに出力する。
貯え、ｔ、でＡチャンネルの場合と同様、Ｂチャンネル
の上位４ビツトをカウンタ４１にロードし、また同時に
セレクタ３１でＢ側のＢチャンネル下位４ビット（ｄ３
〜４０）を選択し、これをｄｌｌ〜ｄ８およびアース電
位の８ビツトとともにセレクタ３２によりシフトレジス
タ５にロードし、Ａチャンネルと同様にシフト動作を行
った後、ＣＬＫ ｌにより伸長された１６ビツトデータ
をシリアルに出力する。
なお、上記実施例のシフト制御回路４においてはカウン
タ４１をダウンカウントしているが、入出力を反転（４
２に３人力ＡＮＤ、４５にＥＯＲを用いる）し、アンプ
カウントしてもよい。
タ４１をダウンカウントしているが、入出力を反転（４
２に３人力ＡＮＤ、４５にＥＯＲを用いる）し、アンプ
カウントしてもよい。
以上のように、この発明によれば１ワード１６ビツトの
パラレルデータをシリアルに変換するシフトレジスタと
、８亥シフトレジスタのシフトクロックを制御するシフ
ト制御回路を備え、１６ビツトモードの時はシフトレジ
スタのデータをそのまま出力し、１２ビツトモードの時
は１２ビツトデータの上位４ビツトからシフト回数を決
定し、残り８ビツトと固定の８ビツトをシフトレジスタ
にロードし、シフトレジスタを上記回数シフトして１６
ビツトデータを生成し、出力するようにしたので、比較
的少ない回路規模で、１６ビー／ ）モード及び１２ビ
ツトモードの両モードに対応する回路を実現できる効果
がある。
パラレルデータをシリアルに変換するシフトレジスタと
、８亥シフトレジスタのシフトクロックを制御するシフ
ト制御回路を備え、１６ビツトモードの時はシフトレジ
スタのデータをそのまま出力し、１２ビツトモードの時
は１２ビツトデータの上位４ビツトからシフト回数を決
定し、残り８ビツトと固定の８ビツトをシフトレジスタ
にロードし、シフトレジスタを上記回数シフトして１６
ビツトデータを生成し、出力するようにしたので、比較
的少ない回路規模で、１６ビー／ ）モード及び１２ビ
ツトモードの両モードに対応する回路を実現できる効果
がある。
第１図はこの発明の一実施例によるＤ／Ａインタフェー
ス回路の構成を示すブロック図、第２図は第１図の回路
を動作させるクロックのタイミングチャート図、第β図
はシフト制御回路の詳細図、第４図は従来の回路のブロ
ック図、第５図はＤＡＴにおいて規格化されているデー
タ圧縮の規則を表す図、第６図はデータ圧縮規則の説明
図、第７図はワードをシンボルに変換する規則を表す図
である。 図において、５はシフトレジスタ、４はシフト制御回路
、３１．３２はセレクタ、２１．２２はラッチ、１はデ
ータバスである。 なお図中同一符号は同−又は相当部分を示す。
ス回路の構成を示すブロック図、第２図は第１図の回路
を動作させるクロックのタイミングチャート図、第β図
はシフト制御回路の詳細図、第４図は従来の回路のブロ
ック図、第５図はＤＡＴにおいて規格化されているデー
タ圧縮の規則を表す図、第６図はデータ圧縮規則の説明
図、第７図はワードをシンボルに変換する規則を表す図
である。 図において、５はシフトレジスタ、４はシフト制御回路
、３１．３２はセレクタ、２１．２２はラッチ、１はデ
ータバスである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ｍ（ｍは正の整数）ビットまたはｍビットを圧縮
したｐ（ｐはｐ＜ｍなる正の整数）ビットのデータを入
力とし、ｍビットのデータを出力するディジタル信号処
理回路において、 入力されるデータを貯えるパラレル／シリアル変換機能
を有するｍビット長のシフトレジスタ手段と、 ｍビットデータが入力されるモードのときには前記シフ
トレジスタ手段に対しパラレル入力データとしてそのｍ
ビットデータを与え、ｐビットデータが入力されるモー
ドのときには、前記シフトレジスタ手段に対しパラレル
入力データとして入力ｐビットデータの下位（ｐ−ｌ）
ビットを上位ビットとし（ｍ−ｐ＋ｌ）ビットの所定の
固定の値を下位ビットとして与えるセレクタ手段と、ｍ
ビットデータ入力モード時には前記シフトレジスタ手段
のシフトを禁止し、ｐビットデータ入力モード時には入
力ｐビットデータの上位ｌ（ｌはｌ＜ｐなる正の整数）
ビットを入力とし該ｌビットの値に対応した回数だけ前
記シフトレジスタ手段を下位ビット方向にシフトするシ
フト制御手段とを備えたことを特徴とするディジタル信
号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627988A JPH01314022A (ja) | 1988-06-13 | 1988-06-13 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627988A JPH01314022A (ja) | 1988-06-13 | 1988-06-13 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314022A true JPH01314022A (ja) | 1989-12-19 |
Family
ID=15404128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14627988A Pending JPH01314022A (ja) | 1988-06-13 | 1988-06-13 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461667A (ja) * | 1990-06-27 | 1992-02-27 | Matsushita Electric Ind Co Ltd | データ伸張回路 |
| US5325240A (en) * | 1990-06-27 | 1994-06-28 | Matsushita Electric Industrial Co., Ltd. | Data compression and expansion apparatus for audio recorders |
-
1988
- 1988-06-13 JP JP14627988A patent/JPH01314022A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461667A (ja) * | 1990-06-27 | 1992-02-27 | Matsushita Electric Ind Co Ltd | データ伸張回路 |
| US5325240A (en) * | 1990-06-27 | 1994-06-28 | Matsushita Electric Industrial Co., Ltd. | Data compression and expansion apparatus for audio recorders |
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