JPH02206292A

JPH02206292A - 可変長符号の符号変換回路

Info

Publication number: JPH02206292A
Application number: JP1025841A
Authority: JP
Inventors: Toshiyuki Takahashi; 敏幸高橋; Hideo Kuroda; 英夫黒田; Yutaka Suzuki; 豊鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-02-06
Filing date: 1989-02-06
Publication date: 1990-08-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の属する技術分野）本発明はテレビジョン信号の可変長符号の符号変換回路
に関するものである８（従来の技術）テレビジョン信号の可変長符号の符号変換回路として、
−船釣な構成例を第３図に示す。同図において、ＤＩＩ
、ＤＩ２・・・ＤＩｎは可変長符号入力端子、ＢＩＩ、
Ｂｒ３・・・ＢＩｍは可変長符号の有効ビット数入力端
子、１はローティト回路、２は第１のフリップフロップ
回路、３は切換回路、４は第２のフリップフロップ回路
、５は第３のフリップフロップ回路、６は制御回路、Ｄ
ｏｌ、００２・・・Ｄ　Ｏｎは出力端子である。

この符号変換回路の動作を簡単にのべると、可変長符号
入力端子ＤＩＩ〜ＤＩｎよりｎビットの可変長符号がロ
ーティト回路１に並列に入力される。ローティト回路１
は、ｎビット内で任意のビット数、データをローティト
シフトさせて並列に出力する機能を有する。ローティト
回路１のシフト数は、可変長符号の有効ビット数入力端
子Ｂ１１〜ＢＩｍより制御回路６に入力される情報によ
り、制御回路６からシフト数を制御する。ローティト回
路１の出力信号は、第１のフリップフロップ回路２と、
切換回路３を介して第２のフリップフロップ回路に同時
に書き込まれる。この場合、前回のデータ書き込み時に
おいてｎビットからはみ出した書き込み残しデータがあ
れば、第１のフリップフロップ回路２から切換回路３を
介して、並列データの先頭に付加する形で第２のフリッ
プフロップ回路４に書き込まれる。

このようにして、第２のフリップフロップ回路４に書き
込まれた並列データがｎビットに達しない場合には１次
の可変長符号データは、先頭ビットが第２のフリップフ
ロップ回路４に書き込まれたデータの最後尾に位置する
ように変換され、第２のフリップフロップ回路４に書き
込まれる。

このようにして、第２のフリップフロップ回路４に書き
込まれたデータ数がｎビットに達したときは、その内容
が第３のフリップフロップ回路５に書き込まれ、所定の
タイミングにおいて出力データとして出力端子Ｄｏｔ〜
Ｄｏｎから出力される。

この符号変換回路では、可変長符号と可変長符号の有効
ビット数の２つのデータが必要であり。

第３図に示すように回路が複雑な構成となるという欠点
がある。

（発明の目的）本発明は、上記従来欠点を解決し、入力として可変長符
号の有効ビット数を必要としないようにして１回路構成
を簡単化することを目的とするものである。

（発明の構成）（発明の特徴と従来技術との差異）本発明は上記目的を達成するため、発生頻度の高い、低
い事象に対して夫々短い符号語、長い符号語を割り当て
ることにより、平均符号語を短くする可変長符号化回路
において、ビット長の異なる可変長符号語の有効データ
の後に、１ビツト以上の識別可能な付加ビットを加える
ことにより、固定長化した符号語を入力して、この固定
長の符号語から前記付加ビットを検出して除去し、可変
長符号のみを連続したビット列に変換し出力することを
特徴とする。

従来技術では、符号変換する際に、可変長符号と可変長
符号の有効ビット数の２つのデータが必要であるに対し
１本発明は入力として可変長符号の有効ビット数を必要
としない点が異なる。

（実施例）第１図は本発明の一実施例に、よる回路図を示し。

同図において、ＤＩＩ、ＤＩ２・・・ＤＩｎは可変長符
号入力端子、１０はクロック端子、１１はリセット端子
、１２は入力要求端子、１３は遅延回路、１４は入力シ
フトレジスタ、１５は比較回路、１６はカウンタ、１７
は出力シフトレジスタ、１８は出力要求端子、００１，
００２・・・Ｄｏｎは出力端子である。

次に動作を説明すると、この回路はその動作開始時にリ
セット端子１１にリセットパルスが入力され、入力シフ
トレジスタ１４と出力レジスタ１７の全てのビットが０
”クリアされる。また同時に、カウンタ１６のカウンタ
値が“０”クリアされる。

この回路はクロック端子１０から入力されるクロックを
基に動作する。

第２図は可変長符号入力端子ＤＩＩ〜ＤＩｎのビット幅
を８ビツトとした場合の入力シフトレジスタ１４と出力
シフトレジスタ１７のクロック単位（（１）　〜（９）
）でのデータ（ａ□〜ａ、、ｂ１〜ｂ２．ｃ１〜ａｓ）
をそれぞれＳｌ（入力）と８２（出力）に示す。

いま、可変長符号入力端子ＤＩＩ〜ＤＩｎからｎビット
可変長符号が入力シフトレジスタ１４に並列に入力され
ると、次に、入力シフトレジスタ１４のビットを第２図
８１に示すクロック（２）のタイミングで上位側に１ビ
ツトシフトさせる。

比較回路１５では、クロック単位に入力シフト？。

ジスタ１４の最上位の１ビツトを除く１ビツト以上の識
別可能な付加ビットを入力し、回倒では入力したビット
列の最上位ビットがＩＩ　Ｉ　１１、その後の最下位ビ
ットまでが“０”が付加され、そのパターンを比較回路
１５で検出する。そしてこのパターンが検出された場合
は、第２図に示すクロック（４）、　（６）のタイミン
グで比較回路１５は入力要求端子１２と遅延回路１３に
入力要求パルスを出力し、第２図に示す次のクロック（
５）、　（７）のタイミングで、遅延回路１３は入力シ
フトレジスタ１４に入力要求パルスを出力し、それと同
時に、可変長符号化端子ＤＩＩ〜ＤＩｎから可変長符号
を入力シフトレジスタ１４に入力する。

出力シフトレジスタ１７は、上位側に１ビツトシフトし
、それと同時に、入力シフトレジスタ１４から出力され
る１ビツトを最下位ビットに入力する。

カウンタ１６は、出力シフトレジスタ１７のデータがｎ
ビットになるのをカウンタし、ｎビットになった場合は
、第２図に示すクロック（９）のタイミングで出力要求
端子１８から要求パルスを出力し、出力シフトレジスタ
１７のデータを出力端子Ｄ○１〜Ｄｏｎから並列に出力
する。

上述した付加ビットとして、ｉｔ　１　ｕと連続する“
０７＋で構成する例を示したが（第２図参照）、この逆
でも全く支障がない。また、他の任意の識別可能な付加
ビットであっても同様の効果が得られる。

（発明の効果）以上説明したように１本発明によれば、従来のように入
力として可変長符号の有効ビット数を必要としないので
、その分目路が簡単に構成することができる。また、符
号変換回路としてマイクロプロセッサ（ＭＰＵ）または
ディジタルシグナルプロセッサ（Ｄ　Ｓ　Ｐ）で回路を
構成することも容易である。

【図面の簡単な説明】

第１図は本発明の一実施例としての符号変換回路の回路
図、第２図は第１図の符号変換回路の動作説明図、第３
図は従来の符号変換回路の回路図である。ＤＩＩ〜ＤＩｎ　・・・可変長符号入力端子、００１〜
Ｄｏｎ　・・・出力端子、１０・・・クロック端子、１
１・・・　リセット端子、１２・・・入力要求端子、１
３・・・遅延回路、１４・・・入力シフトレジスタ、１
５・・・比較回路、１６・・・カウンタ、１７・・・出
力シフトレジスタ、１８・・・出力要求端子。特許出願人　日本電信電話株式会社

Claims

【特許請求の範囲】

発生頻度の高い、低い事象に対して夫々短い符号語、長
い符号語を割り当てることにより、平均符号語を短くす
る可変長符号化回路において、ビット長の異なる可変長
符号語の有効データの後に、１ビット以上の識別可能な
付加ビットを加えることにより、固定長化した符号語を
入力して、この固定長の符号語から前記付加ビットを検
出して除去し、可変長符号のみを連続したビット列に変
換し出力することを特徴とする可変長符号の符号変換回
路。