JPH0380774A - 復合化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムにおける表示装置、特にイメ
ージデータを取り扱うＣＲＴデイスプレィ装置あるいは
ドツトマトリックス方式のプリンタ装置における復号化
回路に関する。

〔従来の技術〕

符号化されたイメージデータの復号化回路は符号化デー
タからランレングスデータへの変換回路およびランレン
グスデータから画像データへの変換回路から構成される
。また符号化イメージデータはランレングスを最適にコ
ード化した可変長ビットデータの集合であるが、−船釣
なメモリは８ビツトあるいは１６ビツトがアクセス単位
であるため符号化イメージデータとメモリ°との整合性
は極めて悪い欠点がある。ランレングスデータから変換
した画像データとメモリとの整合性も同様である。従来
からこの種の復号化回路においては上述の整合性の悪さ
を回避するため符号化イメージデータの入力部および画
像データの出力部にシフトレジスタを設ける方式が一般
的であった。

〔発明が解決しようとする課題〕 上述のように入力部あるいは出力部にシフトレジスタを
設けた場合、入力データおよび出力データのビット数だ
けのシフトクロックが必要であり復号化回路の処理能力
が低下する。特に出力部は符号化イメージデータのデー
タ量に比べて通常数倍の画像データを出力することとな
るため、復号化回路の処理能力は出力部のシフトレジス
タへ供給されるクロックによって制限されてしまう欠点
があった。

本発明の目的は上述の欠点を除去しランレングスデータ
から画像データへの変換においてシフトレジスタを使用
せずランレングスデータから画像データへの変換を高速
に行なう復号化回路を提供することにある。

〔実施例〕

本発明の実施例を図面を用いて詳細に説明する。

第１図は本発明の実施例を示すブロック図であり、第２
図は第１図の画像記憶回路７をより詳細に示した図であ
り、第３図は第１図の排他的論理和回路８を詳細に示し
た図である。第３図は本発明の実施例の動作をより明確
に説明するために示したタイムチャートであり、第５図
は第１図中のメモリ回路１４に記憶されたデータおよび
変換後の画像データの例を示す図である。

実施例ではｎ＝３であり、メモリ回路１４のデータ幅は
８ビツトである。

第１に符号化イメージデータを変換し画像記憶回路７に
書き込む動作を説明する。符号化イメージデータａがラ
ンレングス検出回路１に与えられあらかじめ定められた
符号のいずれかに適合すると対応するランレングスデー
タｂおよびランレングス検出信号Ｃを出力する。ランレ
ングスデータｂは第１のレジスタ３の出力でありビット
アドレスｅと共に加算器２への入力となり、加算結果は
ランレングス検出信号Ｃの立ち上りで再び第１のレジス
タ３に記憶される。この第１のレジスタ３の出力信号で
あるビットアドレスｅの下位３ビツトはデータ変換回路
４に供給され、下位３ビツトの内容に対応するビットだ
けが「１」である８ビツトの書き込みデータｆに変換さ
れた後画像記憶回路７に接続される。また、ビットアド
レスｅの下位３ビツトを除く信号はアドレス選択回路６
に接続されている。一方、ランレングス検出信号Ｃはタ
イミング制御回路５にも接続されており、タイミング制
御回路５はランレングス検出信号Ｃによって第４図に示
すよう動作モード信号Ｊを「１」とし負論理の読み出し
信号ｋを、つづいて負論理の書き込み信号ｌを出力する
。ここで、動作モード信号ｊが「１」であるため、アド
レス選択回路６からはビットアドレスｅの下位３ビツト
を除く信号がアドレス信号ｉとして出力され、画像記憶
回路７へ供給される。読み出し信号ｋが「０」になると
メモリ回路１４からアドレス信号ｉに対応するメモリの
内容が読み出され、読み出し信号にの立ち上りで第３の
レジスタ１５に記憶され、その出力は書き込みデータｆ
と共に論理和回路１２に入力され合皮される。合皮され
たデータは論理積回路１３で動作モード信号ｊと論理積
をとられるが動作モード信号ｊがｒｌＪであるため、合
成データが論理積回路１３をそのまま通過しメモリ回路
１４の入力データとなる。ここで、タイミング制御回路
５から書き込み信号１が出力され、読み出したメモリへ
再び書き込まれる。すなわち、メモリ回路１４を１ビツ
トの幅のメモリとした場合にビットアドレスｅに対応す
る。１ビツトのみを「１」としたことになる。以上の動
作を繰り返し１主走査の終了を表わすＥＯＬ検出信号ｄ
がランレングス検出回路１から出力されると第１のレジ
スタ３はクリアされビットアドレスｅは０になる。ラン
レングス検出回路ｌから出力されたランレングスが０．
１，２，３，４，５゜６．７の場合にメモリ回路１４に
記憶されるデータを第５図の（ａ）に示す。

次にメモリ回路１４に記憶されたデータを読み出し画像
データに変換する動作を説明する。

メモリ回路１４からデータを読み出す場合、読み出し要
求信号ｇおよび読み出しアドレスｈが与えられる。ここ
で、画像データは黒が「１」に対応し、白が「０」に対
応する。また、符号イメージデータは白のランレングス
から始まりランレングス毎に白黒が反転するため、１主
走査の開始時を白にするためフリップフロップ されている。また、読み出しアドレスｈは０から開始し
順に１だけ増加する。タイミング制御回路５は読み出し
要求信号ｇを与えられると動作モード信号ｊを「０」と
し、読み出し信号に，書き込み信号ｌを順に発生する。

アドレス選択回路６は動作モード信号ｊが「０」である
ため、読み出しアドンスｈをアドレス信号ｉとして出力
する。読み出し信号ｋが「０」となるとメモリ回路１４
はアドレス信号ｉに対応するデータとして第５図の（ａ
）の第１バイトのデータを出力する。その最下位のビッ
トはフリップフロップ１０の出力と共に排他的論理和回
路の最下位の排他的論理和ゲートに接続され、読み出し
たデータの最下位ビットが「１」でありフリップフロッ
プ１０の内容がＯであるためその出力は「１」となり画
像データの最下位ビットとして出力すると共に次に上位
の排他的論理和ゲートの一方の入力となる。他方の入力
はｒｌＪであるため「０」を画像データの次のビットと
して出力すると共にさらに上位の排他的論理和ゲートの
入力となる。以上のようにメモリ回路１４から読み出し
たデータのｒｌＪであるビットで排他的論理和ゲートの
出力は反転し、第５図の（ｂ）の第１バイトに示すデー
タが排他的論理和回路８から出力され、読み出し信号に
の立ち上りで第２のレジスタに記憶されると同時に最上
位ビットはフリップフロップ１０に記憶される。

次に書き込み信号ｌが「０」になったとき、論理積回路
１３の一方の入力である動作モード信号ｊが「０」であ
るため、メモリ回路１４への入力はすべてｒＯＪとなっ
ており、メモリ回路１４の０番地には「０」が書き込ま
れる。

次に読み出しアドレスが１番地になったとき第５図の（
ａ）の第２バイトに示すデータが読み出され、第１バイ
ト目と同様に排他的論理和回路８を通過し、第５図の（
ｂ）の第２バイト目で示す画像データを出力する。この
後、メモリ回路１４の第２バイト目は第１バイト目と同
様に「０」が書き込まれる。以上の動作を繰り返して第
５図の（ａ）に対して（ｂ）の画像データを出力する。

〔発明の効果〕

以上のようにランレングスの合計をビットアドレスとし
て対応するビットを変化点として「１」を書き込み、読
み出す際に排他的論理和回路を用いて画像データに変換
することにより、シフトレジスタを用いずに高速復号化
回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の実施例の全体を示すブロック図であり
、第２図は画像記憶回路７の詳細を示した図で、第３図
は排他的論理和回路８の詳細を示した図である。第４図
は動作タイムチャートであり、第５図は画像記憶回路７
に記憶されたデータの例と画像データに変換後のデータ
の関係を示した図である。 １・・・・・・ランレングス検出回路、２・・・・・・
加算器、３・・・・・・第１のレジスタ、４・・・・・
・データ変換回路、５・・・・・・タイミング制御回路
、６・・・・・・アドレス選択回路、７・・・・・・画
像記憶回路、８・・・・・・排他的論理和回路、９・・
・・・・第２のレジスタ、１０・・・・・・フリラフフ
ロップ、１１・・・・・・論理和ゲート、１２・・・・
・・論理和回路、１３・・・・・・論理積回路、１４・
・・・・・メモリ回路、１５・・・・・・第３のレジス
タ。

Claims (1)

【特許請求の範囲】
1. 符号化データを与えることによりランレングスデータお
   よびランレングス検出信号あるいはＥＯＬ検出信号を出
   力するランレングス検出回路と、ランレングスデータと
   直前までのランレングスの合計とを加算する加算器と、
   この加算結果を記憶する第１のレジスタと、第１のレジ
   スタの出力の下位ｎビットを２０ビットからなりｎビッ
   トのデータの内容に対応するビットのみ「１」とするデ
   ータ変換回路と、前記ランレングス検出回路からランレ
   ングス検出信号が出力されたとき動作モード信号を「１
   」とし、読み出し要求信号が与えられたとき動作モード
   信号を「０」とし、それぞれの場合に第１に読み出し信
   号を第２に書き込み信号を発生するタイミング制御回路
   と、動作モード信号が「１」のとき前記第１のレジスタ
   の下位ｎビットを除く信号をアドレス信号として、動作
   モード信号が「０」のとき読み出しアドレスをアドレス
   信号として選択出力するアドレス選択回路と、２１ビッ
   トのデータ幅を有し前記動作モード信号が「１」のとき
   はアドレス信号で指定されたメモリの内容と書き込みデ
   ータの論理和を同一メモリに書き込み、動作モード信号
   が「０」のときはアドレス信号で指定されたメモリの内
   容を読み出した後「０」クリアする画像記憶回路と、２
   ＾ｎ個の排他的論理和ゲートから構成され前記画像記憶
   回路から読み出したデータと下位の排他的論理和ゲート
   の出力との排他的論理和をとる排他的論理和回路と、こ
   の排他的論理和回路の最上位の出力を記憶しその出力を
   最下位の排他的論理和ゲートに供給するフリップフロッ
   プと、前記排他的論理和回路の出力を記憶する第２のレ
   ジスタとから構成されることを特徴とする復号化回路。