JPH01314331A - マルチビット制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数ビットで構成される制御情報の複数の処理順序を決
定するマルチビット制御装置に関し、ハードウェアによ
り複数の処理モードの処理順序を決定することにより、
マイクロプログラムの負担を軽減して、処理能力を向上
させるとともに誤動作を防止するようにしたマルチビッ
ト制御装置を提供することを目的とし、 複数のビットで構成される制御情報を格納する制御レジ
スタと、処理モードが選択された制御情報を格納する補
助レジスタと、該補助レジスタの出力と前記制御レジス
タの出力を切換える切換回路と、前記制御レジスタから
の制御情報の複数の処理モードを検出し実行すべき複数
処理モードが予め決められた制御情報のうちから単一の
処理モードを順次選択して前記補助レジスタにその制御
情報を出力するとともに前記切換回路を制御する複数モ
ード処理部と、で構成した。

［産業上の利用分野］ 本発明は、複数ビットで構成される制御情報の複数の処
理順序を決定するマルチビット制御装置に関する。

複数ビットで構成される制御情報を格納する制御レジス
タを有し、制御レジスタに特定のビットがセットされて
いることを検出して処理内容を決定するデータ処理制御
装置にあっては、複数の処理モードを指定する制御情報
がセットされた場合にはマイクロプログラムにより複数
の処理モードのうち１つを選択し、これを処理した俄に
他の処理モードを選択して処理するようになっている。

この場合マイクロプログラムの負担を増加させることな
く処理能力を向上させることが望ましい。

［従来の技術］ 一般に、マイクロプログラムにより制御レジスタに特定
の１つの処理モードを指定する制御情報がセットされた
場合、この特定の処理モードを実行し、次に処理終了後
その特定ビットをリセットして他の特定の１つの処理モ
ードを指定するビットをセットして、引き続きこの処理
モードを実行する。

次に、複数の処理モードが指定され、連続して複数の処
理モードを実行する場合には、マイクロプログラムは実
行する処理回数弁の処理モードを指定するビット情報を
制御レジスタにそれぞれ書き込む。

例えば、４ビツトの例で示すと、ｒｏｏｌｌＪのように
２つの処理モードを指定する場合には、まず、ｒｏｏｏ
ｌＪの処理モードを制御レジスタに設定してからｒｏｏ
ｏｌｊを実行し、次に［Ｏ○１０Ｊの処理モードを制御
レジスタに設定してｒｏｏｌｏＪを実行するようにして
いた。

［発明が解決しようとする課題］ 前述したように、従来にあっては、連続して複数の処理
モードを実行する場合には、マイクロプログラムにより
複数回分の処理モードを制御レジスタにそれぞれ設定し
なければならないため、マイクロプログラムのステップ
数が増大し１．マイクロプログラムの負担が大きくなり
、処理能力を向上させることができないという問題点が
あった。

また、予め実行することが決められている複数処理モー
ド以外の複数処理モードが指定されると、誤動作を起こ
す恐れがあった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、ハードウェアにより複数の処理モードの処
理順序を決定することにより、マイクロプログラムの負
担を軽減して、処理能力を向上させるとともに誤動作を
防止するようにしたマルチビット制ＷＪ装置を提供する
ことを目的としている。

［課題を解決するための手段］ 第１図は本発明の基本構成図である。

第１図において、１は複数のビットで構成される制御情
報を格納する制御レジスタ、３は処理モードが選択され
た制御情報を格納する補助レジスタ、５は該補助レジス
タ３の出力と前記１１１制御レジスタ１の出力を切換え
る切換回路、４は前記制御レジスタ１からの制御情報の
複数の処理モードを検出し実行すべき複数処理モードが
予め決められた制御情報のうらから単一の処理モードを
順次選択して前記補助レジスタ３にその制御情報を出力
するとともに前記切換回路５を制御する複数モード処理
部でおる。

［作用］ 複数の処理モードが指定された場合、この複数の処理モ
ードを検出し、実行すべき複数の処理モードが予め格納
されている制御情報の中から実行すべき単一の処理モー
ドを順次選択して補助レジスタ３から出力する。これを
繰り返すことにより連続して複数の処理モードを実行す
る。

したがって、マイクロプログラムのステップ数を減少す
ることができ、マイクロプログラムの負担を軽減するこ
とができ、処理能力を向上させることができる。

また、格納されている複数の処理モードの制御情報以外
の複数の処理モードが指定されても、その指定は無効と
なり、誤動作を未然に防止することができる。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例を示すブロック図である。

まず、構成を説明すると、第２図において、１は制御レ
ジスタであり、この制御レジスタ１にはデータ信号線２
を介して複数のビットで構成される制御情報が格納され
る。なお、制御情報はマイクロプログラムにより制御レ
ジスタ１に書き込まれる。

３は補助レジスタであり、この補助レジスタ３には後述
する複数モード処理部４により処理順序が決定された単
一処理モードの制御情報が格納される。

５は切換回路として機能するマルチプレクサであり、こ
のマルチプレクサ５は、複数モード処理部４から制御線
６を介して出力される制御信号により制御レジスタ１の
出力と補助レジスタ３の出力を切換えて制御情報をデー
タ出力線７を介して図外の被処理装置に送出する。

４は前記複数モード処理部であり、複数モード処理部４
は、全加算器８、加算カウンタ９、減算カウンタ１０．
読出専用メモリ（ＲＯＭ＞１１、オア回路１２、アンド
回路１３およびリセット回路１４で構成されている。

全加算器８はマルチビット検出回路として機能し、制御
レジスタ１から出力される制御情報のマルチビットを検
出し、ビット数を計数して、計数データを信号線１５を
介して減算カウンタ１０にセットするとともに、信号線
１６を介してマルチビットが検出されたことを加算カウ
ンタ９および減算カウンタ１０に通知し、ざらに信号線
１７を介してアンド回路１３に通知する。

加算カウンタ９はアドレス生成部として機能し、加算カ
ウンタ９には制御レジスタ１から制御情報が入力すると
ともに減算カウンタ１０から信号線１８を介してアドレ
スデータを加算する信号が入力する。加算カウンタ９は
読出専用メモリ１１内に格納されている制御情報を選択
するアドレスを信号線１９を介して読出専用メモリ１１
に出力する。読出専用メモリ１１内には実行すべき複数
の処理モードの制御情報が予め書き込まれており、続出
専用メモリ１１は加算カウンタ９からのアドレスにより
複数処理モードのうちある単一の処理モードを選択する
制御情報を補助レジスタ３に出力する。すなわち、処理
順序が決定された単一処理モードの制御情報が補助レジ
スタ３に出力される。

減算カウンタ１０には、信号線２０を介して処理実行終
了を通知する信号が入力し、減算カウンタ１０はこの信
号により全加算器８からのマルチビット数を減算し、同
時に信号線１８を介して加算カウンタ９にアドレスデー
タを加算する信号を出力する。また、減算カウンタ１０
は全加算器８でセットされたマルチピッ１へ数をオア回
路１２に出力する。

アンド回路１３は、オア回路１２の出力と全加算器８か
らのマルチビット検出信号により制御線６を介してマル
チプレフナ５に制御信号を出力し、マルチプレクサ５の
出力を制御レジスタ１から補助レジスタ３の出力へ切換
える。全ての処理が終了すると、オア回路１２の出力に
よりリセット回路１４が作動し、信号線２１を介して制
御レジスタ１および補助レジスタ３の内容をリセットす
る。

次に、動作を説明する。

まず、複数の処理モードの指定を行なわない通常の場合
には、制御レジスタ１の出力はマルチプレクサ５を介し
てデータ信号線７から図外の被処理装置へ出力される。

全加算器８は制御レジスタ１からの制御情報のマルチビ
ットを検出せず、アンド回路１３の出力は“Ｏ＋ｔとな
るので、マルチプレクサ５は補助レジスタ３の出力を選
択しない。

一方、複数の処理モードが指定された場合には、全加算
器８はマルチビットを検出し、ビット数を計数し、計数
データを減算カウンタ１０にセットするとともに、マル
チビットを検出したことを加算カウンタ９および減算カ
ウンタ１０に通知する。

加締カウンタ９には制御レジスタ１から制御情報が入力
し、加算カウンタ９は読出専用メモリ１１にアドレスを
出力する。読出専用メモリ１１は加算カウンタ９からの
アドレスにより複数処理モードのうちの単一の処理モー
ドを選択してその制御情報を補助レジスタ３に出力する
。

一方、減算カウンタ１０にセットされたマルチビット数
はオア回路１２に入力し、このオア回路１２の出力と全
加算器８の出力がアンド回路１３に入力することで、ア
ンド回路１３の出力は１″となり、マルチプレクサ５は
制御レジスタ１の出力を補助レジスタ３の出力に切換え
る。こうして、補助レジスタ３に格納された制御情報が
データ出力線７を介して出力され、その処理モードが実
行される。

この処理モードの実行が終了すると、その終了信号によ
り減算カウンタ１０はセットされていたマルチビット数
を減算し、同時に加算カウンタ９にアドレスデータを加
算する信号を出力する。したがって、加算カウンタ９よ
り次に実行すべき処理モードの制御情報のアドレスが出
力され、続出専用メモリ１１から次に実行する処理モー
ドの制御情報が補助レジスタ３に格納される。

以上の動作を減算カウンタ１０の出力が“ＯＩＴとなる
まで繰り返すことにより連続して複数の処理モードを順
次実行する。全ての処理の終了によりリセット回路１４
により制御レジスタ１および補助レジスタ３の内容をリ
セットし、同時にアンド回路１３の１１０１Ｆの出力に
よりマルチプレクサ５を通常の単一処理モードを実施す
ることができるように切換える。

したがって、複数の処理モードが指定された場合、ハー
ドウェアにより連続して複数の処理モードの処理順序を
決定することができ、マイクロプログラムのステップ数
を減少し、マイクロプログラムの負担を軽減することが
できる。その結果、処理能力を向上させることができる
。

また、実行すべき複数の処理モードの制御情報は予め読
出専用メモリ１１に格納するようにしたため、格納され
ている制御情報以外の複数の処理モードが指定された場
合、この指定は無効となり、誤動作を未然に防止するこ
とができる。

［発明の効果］ 以上説明してきたように、本発明によれば、複数の処理
モードが指定された場合、これを検出して連続して複数
処理モードを実行することができるので、マイクロプロ
グラムのステップ数を減少することができ、マイクロプ
ログラムの負担を軽減することができる。その結果、処
理能力を向上させることができる。

また、実行すべき複数の処理モードは予め決められて格
納されているため、これらの処理モード以外の複数処理
モードが指定されても、その指定は無効とされ、誤動作
を未然に防止することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の一実施例を示すブロック図である。 図中、 １・・・制御レジスタ、 ２・・・データ信号線、 ３・・・補助レジスタ、 ４・・・複数モード処理部、 ５・・・マルチプレクサ（切換回路）、６・・・制御線
、 ７・・・データ出力線、 ８・・・全加算器、 ９・・・加算カウンタ、 １０・・・減算カウンタ、 １１・・・続出専用メモリ、 １２・・・オア回路、 １３・・・アンド回路、 １４・・・リセツｌへ回路、 １５〜２１・・・信号線。 １セ」徘Ｐレジ１スタ ４ζ発口月。葵４く＄〃父７ 第１図 チづごロ月６−災７と弓り・」Ｌ示ずフロック回第２図

Claims (1)

【特許請求の範囲】
1. 複数のビットで構成される制御情報を格納する制御レジ
   スタ（１）と、処理モードが選択された制御情報を格納
   する補助レジスタ（３）と、該補助レジスタ（３）の出
   力と前記制御レジスタ（１）の出力を切換える切換回路
   （５）と、前記制御レジスタ（１）からの制御情報の複
   数の処理モードを検出し実行すべき複数処理モードが予
   め決められた制御情報のうちから単一の処理モードを順
   次選択して前記補助レジスタ（３）にその制御情報を出
   力するとともに前記切換回路（５）を制御する複数モー
   ド処理部（４）と、を備えたことを特徴とするマルチビ
   ット制御装置。