JPH0373012B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラム・トレース蓄積記録装置
に関し、特に最小限のトレース用メモリ容量によ
り最大限のトレースを可能とする外部記憶装置へ
のリアルタイムによるトレース・データの蓄積を
行うようにしたプログラム・トレース蓄積記録方
式に関する。

従来、マイクロ・プログラム制御方式またはマ
イクロ・コンピユータ・プログラム方式等を有す
る情報処理装置内プログラムの動的構造トレース
においては、予め用意したトレース用メモリが一
杯になつた時点でトレースを停止しなければなら
ず、連続したプログラムの動作を記録するために
は情報処理装置の動作が早くなければなる程、膨
大なトレース用メモリ容量を必要とするという問
題があつた。

この問題を解消するものとして、トレース・デ
ータがメモリ容量をオーバすると自動的にラツ
プ・アラウンドするという方式も提案されている
が、この方式を用いた場合、被トレース・プログ
ラムの一部しかトレースできない、あるいは必要
なトレース・データが失なわれるという問題が生
じ、満足すべき方式とは言えなかつた。

本発明の目的は、このような従来の問題を解消
し、最小限のトレース用メモリ容量により実質的
に無限大のトレースを可能とするプログラム・ト
レースデータの蓄積記録装置を提供することにあ
る。

上記目的を達成するため、本発明によるプログ
ラム・トレース蓄積記録装置は、マイクロ・プロ
グラム制御ないしマイクロ・コンピユータ・プロ
グラムを有する情報処理装置内プログラムのトレ
ース・データの蓄積記録装置において、情報処理
装置（本願第１図中の情報処理装置１０）内のプ
ログラムの動作をトレースするためのトレース制
御回路（第１図中のトレース制御回路２１）、該
トレース制御回路で弁別されたトレース・データ
を蓄積するためのバンク分割された複数のトレー
ス用メモリバンク（第１図中のトレース用メモリ
バンク２２ａ，２２ｂ）、該トレース用メモリバ
ンクの読み書きを制御するトレース用メモリバン
ク制御回路（第１図中のトレース用メモリバンク
制御回路２３）、前記トレース用メモリバンクの
容量を超えてデータをトレースした場合に、該テ
ータを蓄積するための外部記憶装置（第１図中の
外部記憶装置２４）、該外部記憶装置を制御する
外部記憶装置の制御回路（第１図中の外部記憶装
置制御回路２５）、および該外部記憶装置への転
送データを一旦記憶する外部記憶装置出力用メモ
リバンク制御回路（第１図中の外部記憶装置出力
用メモリバンク制御回路２６）を設けるととも
に、トレース用メモリバンクの容量を、該トレー
ス用メモリバンク内のデータを外部記憶装置に転
送するに必要な時間分のトレース・データを記憶
するに足る容量として、先ず、１つのトレース用
メモリバンク（第１図中のバンク２２ａ）にトレ
ース・データを順次記録し、記録されたトレー
ス・データで一杯になつた時点で、メモリバンク
を切換え、トレース用メモリバンク（第１図中の
メモリバンク２２ａ）に記録されたデータを外部
記憶装置出力用メモリ制御回路、外部記憶装置制
御回路を介して外部記憶装置に転送を開始すると
同時に、他のトレース用メモリバンク（第１図中
のメモリバンク２２ｂ）に、次に続くトレース・
データの記録を開始することに特徴がある。

以下、本発明の実施例を、図面に基づいて詳細
に説明する。

第１項は、本発明の実施例である情報処理装置
からのプログラム・トレース蓄積記録装置を示す
機能ブロツク図である。

図において、１０は情報処理装置、２０はプロ
グラム・トレース蓄積記録装置である。また、２
１はトレース制御回路、２２ａ，２２ｂはトレー
ス用メモリ２２の２つのバンク、２３はトレース
用メモリバンク制御回路、２４は外部記憶装置、
２５は外部記憶装置の制御回路、２６は外部記憶
装置出力用メモリバンク制御回路である。

上記実施例装置の動作について、以下に説明す
る。

情報処理装置１０からの出力情報（トレース・
データ）はプログラム・トレース蓄積記録装置２
０のトレース制御回路２１により弁別され、イン
ターフエイス３１を介してトレース用メモリバン
ク制御回路２３に送出される。

このように、トレース制御回路２１は情報処理
装置１０からの出力（アドレスバス、データバス
情報）を、トレース情報としてトレース用メモリ
バンク制御回路２３に送出するための制御を行う
ものである。この場合、プログラムの動作記録と
しては、実行アドレスに着目した全通過アドレス
の記録と、分岐動作に着目した命令アドレス／分
岐命令コード／分岐先アドレスの記録の２種類が
あり、トレース制御回路２１はこの記録のための
命令アドレス、命令コードの採取、分岐命令判定
制御および、分岐命令の場合、分岐アドレスの採
取を行う。実行アドレスの記録は、情報処理装置
１０での実行プログラムの通過アドレスを、トレ
ース用メモリバンク制御回路２３により、トレー
ス用メモリバンク２２のメモリアドレスに対応さ
せ記録する。この記録は、トレース用メモリバン
ク内ですべて処理するものとし、外部記憶装置に
は転送しない。分岐動作記録の内容は、命令アド
レス、命令コード、分岐先アドレスとし、トレー
ス用メモリバンク制御装置２３により、イベント
発生の都度トレース用メモリバンク２２に記録す
る。また、この制御の中には、実行状態記録での
プログラムループによる重複トレースを抑止する
ための制御も含んでいる。なお、弁別とは、トレ
ース制御回路２１の処理のうち、情報処理装置１
０からの出力（アドバイス、データバス情報）を
解読し、トレース情報としてフオーマツテイング
することである（例えば、特開昭53−54440号公
報に記載されたアドレスフラグフオーマツトを参
照）。

トレース用メモリバンク制御回路２３は、２面
あるトレース用メモリ２２のバンクのうちのいず
れかを選択（例えば、バンク１，２２ａとする）
し、インターフエイス３２を介してトレース・デ
ータを送出し、これを記録させる。上述の選択さ
れたトレース用メモリバンク２２ａが一杯になつ
た場合、すなわち、トレース用メモリバンク制御
回路２３は、トレース用メモリバンク２２のバン
ク番号とトレースデータを当該メモリバンクに格
納できる最終アドレスを示す、最終イベント格納
アドレス、およびトレース制御回路２１から送出
されるトレースデータを順次格納するための、カ
レントイベント格納アドレスを備えており、最終
イベント格納アドレスとカレントイベント格納ア
ドレスを比較することにより、メモリバンクにこ
れ以上格納できるかをチエツクし、一杯になつた
ことを判断した場合、トレース用メモリバンク制
御回路２３はトレース用メモリバンクを（この場
合、バンク２，２２ｂ）に切り換えると同時に、
インターフエイス３４を介して、外部記憶装置制
御回路２５に対して外部記憶装置２４へのトレー
ス・データ出力を要求する。更に、トレース用メ
モリバンク制御回路２３は、インターフエイス３
５を介して、外部記憶装置出力用メモリバンク制
御回路２６に対して、外部記憶装置２４との結合
および結合すべきトレース用メモリ２２のバンク
番号（この場合、バンク１，２２ａ）を知らせ
る。

情報処理装置１０とリアルタイムで行うトレー
スは、トレース用メモリバンク２２から外部記憶
装置２４への出力時に妨げられるため、この対策
として、トレース用メモリ２２の内容を外部記憶
装置２４に出力している。外部記憶装置出力用メ
モリバンク制御回路２６は、トレース用メモリバ
ンク制御回路２３から受け取つたトレース用メモ
リ２２６バンク番号をもとに、外部記憶装置２４
に出力するトレース用メモリバンク２２の選択、
切替えを制御する。

外部記憶装置回路２５は、インターフエイス３
６を介して送られてきたトレース・データをイン
ターフエイス３７を介して外部記憶装置２４に転
送し、蓄積記憶する。

この間、情報処理装置１０からの出力情報（ト
レース・データ）はトレース制御回路２１、トレ
ース用メモリバンク制御回路２３等により外部記
憶装置制御回路２５と結合していない方のトレー
ス用メモリバンクに記憶されている。

上記実施例の装置においては、トレース用メモ
リ２２をバンク１、バンク２の２面構成とした
が、更に多くのバンクを設けて、これをトレース
用メモリバンク制御回路２３、外部記憶装置出力
用メモリバンク制御回路２６により制御する構成
としてもよい。

なお、前記トレース用メモリ２２の容量は、そ
のメモリ２２内のデータを外部記憶装置２４に転
送するのに必要な時間を基準として、その時間に
おいて情報処理装置１０からのトレースデータを
記憶するために必要な容量を確保するものとす
る。つまり、トレース用メモリ２２の内容を外部
記憶装置２４に出力するための時間と、そのメモ
リ容量に対して情報処理装置１０からトレースす
る時間とがバランスする容量が必要である。

また、本実施例では、情報処理装置の性能の方
が外部記憶装置より高いので、一旦、高速度に対
応できるメモリに記憶した後、タイミングを作つ
て外部記憶装置に転送している。

なお、前記トレース用メモリ２２は、情報処置
装置１０におけるトレース対象分岐命令の出現頻
度が、平均的な値となるプログラム実行ステツプ
を計算し容量を決定する。一方、外部記憶装置へ
の転送速度（外部記憶装置性能）は、トレース用
メモリバンクの面に対して、トレースデータが全
面書き込まれるに必要な時間（（トレース用メモ
リバンク容量÷イベントトレースデータ長）×（分
岐命令の平均発生間隔＋分岐命令実行時間））以
内とする。トレース対象命令の出現頻度が、平均
値を超えてしまつた場合のメモリバンク切り替え
発生による外部記憶装置への出力情報破壊防止策
としては、情報処理装置１０の動作を一時抑制す
る機能をトレース制御回路２１に設ければよい。

以上を述べた如く、本発明によれば、マイク
ロ・プログラム制御方式またはマイクロ・コンピ
ユータ・プログラム方式等を有する情報処理装置
内プログラムのトレース・データの蓄積記憶装置
において、前記情報処理装置内プログラムの動作
をトレースするためのトレース制御回路、複数の
トレース用メモリバンク、トレース用メモリバン
クの制御回路、外部記憶装置、外部記憶装置の制
御回路および外部記憶装置出力用メモリバンク制
御回路を設けるとともに、前記トレース用メモリ
の容量を、該メモリ内のデータを外部記憶装置に
転送するに足る容量として、前記トレース用メモ
リの記録が一杯になつた場合に、トレース用メモ
リ内のデータを外部記憶装置出力用メモリ制御回
路、外部記憶装置制御回路を介して外部記憶装置
へ転送し蓄積記録するようにしたので、トレース
用メモリ自体は最小限度の容量とすることが可能
でありながら、大容量のトレース・データをリア
ルタイムにより蓄積記録することが可能となる。
その結果、大規模なプログラムの連続トレースが
可能であり、従来のように必要な情報がトレース
できなかつたり、失なわれたりするおそれもなく
なるという顕著な効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例であるプログラム・ト
レース蓄積記録装置の機能ブロツク図である。 １０：情報処理装置、２０：プログラム・トレ
ース蓄積記録装置、２１：トレース制御回路、２
２：トレース用メモリ、２３：トレース用メモリ
バンク制御回路、２４：外部記憶装置、２５：外
部記憶装置制御回路、２６：外部記憶装置出力用
メモリ制御回路。

Claims (1)

【特許請求の範囲】
1. １ マイクロ・プログラム制御ないしマイクロ・
   コンピユータ・プログラム制御を行う情報処理装
   置内プログラムのトレース・データの蓄積記録装
   置において、前記情報処理装置内プログラムの動
   作をトレースするためのトレース制御回路、該ト
   レース制御回路で弁別されたトレース・データを
   蓄積するためのバンク分割された複数のトレース
   用メモリバンク、該トレース用メモリバンクと上
   記トレース制御回路の間に接続され、かつ該トレ
   ース用メモリバンクの読み書きを制御するトレー
   ス用メモリバンク制御回路、前記トレース用メモ
   リバンクの容量を超えてデータをトレースした場
   合に、該データを蓄積するための外部記憶装置、
   該外部記憶装置と上記トレース用メモリバンク制
   御回路の間に接続され、かつ該外部記憶装置を制
   御する外部記憶装置の制御回路、および該外部記
   憶装置制御回路と上記トレース用メモリバンク制
   御回路との間に接続され、かつ前記トレース用メ
   モリバンクからのデータを切換え制御する外部記
   憶装置出力用メモリバンク制御回路を設けるとと
   もに、前記トレース用メモリバンクの容量を、該
   トレース用メモリバンク内のデータを前記外部記
   憶装置に転送するに必要な時間分のトレース・デ
   ータを記憶するに足る容量として、先ず、１つの
   トレース用メモリバンクにトレース・データを順
   次記録し、記録されたトレース・データで一杯に
   なつた時点で、メモリバンクを切換え、該トレー
   ス用メモリバンクに記録されたデータを前記外部
   記憶装置出力用メモリバンク制御回路、外部記憶
   装置制御回路を介して前記外部記憶装置に転送を
   開始すると同時に、他のトレース用メモリバンク
   に、次に続くトレース・データの記録を開始する
   ことを特徴とするプログラム・トレース蓄積記録
   装置。