JPH01316017A - ２相型スタティックフリップフロップ回路 - Google Patents
２相型スタティックフリップフロップ回路Info
- Publication number
- JPH01316017A JPH01316017A JP63148806A JP14880688A JPH01316017A JP H01316017 A JPH01316017 A JP H01316017A JP 63148806 A JP63148806 A JP 63148806A JP 14880688 A JP14880688 A JP 14880688A JP H01316017 A JPH01316017 A JP H01316017A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- inverter
- data
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims abstract description 20
- 230000007547 defect Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路（以後ＩＣと称する）で使用さ
れる２相型スタティックフリップフロップ回路に関する
（以後スタティックＦ／Ｆと称する）。
れる２相型スタティックフリップフロップ回路に関する
（以後スタティックＦ／Ｆと称する）。
以後の説明を相補型の電界効果型ＩＣで説明する。
従来、ＩＣにおいては素子数の少ない第４図の如きスタ
ティックＦ／Ｆ回路を用いている。同図において第１の
ゲートクロック信号４が高（ＨＩＧＨ）レベルとなると
、トランスファーゲート１１が導通しデータが入力され
る。そして次に第１のゲートクロック信号４が低（Ｌ
ｏ ｗ ）レベルとなるとトランスファーゲート１１は
非導通となり、かつインバータ３によってゲート信号８
が高（ＨＩＧＨ）レベルとなりトランスファーゲート１
４は導通し、インバータ１３の出力がインバータ１２の
入力に帰還され入力データを保持し続ける。
ティックＦ／Ｆ回路を用いている。同図において第１の
ゲートクロック信号４が高（ＨＩＧＨ）レベルとなると
、トランスファーゲート１１が導通しデータが入力され
る。そして次に第１のゲートクロック信号４が低（Ｌ
ｏ ｗ ）レベルとなるとトランスファーゲート１１は
非導通となり、かつインバータ３によってゲート信号８
が高（ＨＩＧＨ）レベルとなりトランスファーゲート１
４は導通し、インバータ１３の出力がインバータ１２の
入力に帰還され入力データを保持し続ける。
そして第２のゲートクロック信号９によって１段目のス
タティックラッチ回路の出力は２段目のスタティックラ
ッチ回路に入力されて同様の働きを行なう。従って入力
データは第１及び第２のゲートクロック信号により同期
化されて出力される。
タティックラッチ回路の出力は２段目のスタティックラ
ッチ回路に入力されて同様の働きを行なう。従って入力
データは第１及び第２のゲートクロック信号により同期
化されて出力される。
上述した従来のスタティックＦ／Ｆ回路では稀にたかフ
ォトマスクの欠陥、或いはフォトレジスト工程の不良に
より、インバータ３の出力線６とトランジスタ１４のゲ
ート信号８とのコンタクト７が消失したり、或いはゲー
ト信号８が断線しなりして、インバータ１３の出力がイ
ンバータ１２の入力へ帰還されない場合がある。しかし
ながら上記のような場合でもインバータ１２の入力静電
容量２によって電荷が保持されているので、保持された
電荷はトランスファーゲート１１と１４の接合リーク電
流によってしか失なわれず、室温でのＩＣの検査では本
不良を除去することは難かしいという欠点がある。すわ
なち本不良を検出するには、例えば高温で、かつ低スピ
ードでＩＣを検査する必要があり、ＩＣ検査上の工数が
かかる。
ォトマスクの欠陥、或いはフォトレジスト工程の不良に
より、インバータ３の出力線６とトランジスタ１４のゲ
ート信号８とのコンタクト７が消失したり、或いはゲー
ト信号８が断線しなりして、インバータ１３の出力がイ
ンバータ１２の入力へ帰還されない場合がある。しかし
ながら上記のような場合でもインバータ１２の入力静電
容量２によって電荷が保持されているので、保持された
電荷はトランスファーゲート１１と１４の接合リーク電
流によってしか失なわれず、室温でのＩＣの検査では本
不良を除去することは難かしいという欠点がある。すわ
なち本不良を検出するには、例えば高温で、かつ低スピ
ードでＩＣを検査する必要があり、ＩＣ検査上の工数が
かかる。
本発明の目的はインバータの入力静電容量に保持された
電荷を放電させる手段を設けることによって上記の欠点
を改善した２相型スタティックフリップフロップ回路を
提供することにある。
電荷を放電させる手段を設けることによって上記の欠点
を改善した２相型スタティックフリップフロップ回路を
提供することにある。
本発明の２相型スタティックフリップフロップ回路は、
データ取り込み回路とデータ帰還回路との接続点におい
て、電源線あるいは接地線との間に受動素子あるいは能
動素子を有する。
データ取り込み回路とデータ帰還回路との接続点におい
て、電源線あるいは接地線との間に受動素子あるいは能
動素子を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を示す回路図である。第
４図で説明した従来例と比較すると、１段目のスタティ
ックラッチに於いて、トランスファーゲート］、１．１
４．インバータ１２との接続点にトランジスタ１を接続
した点に特徴がある。
４図で説明した従来例と比較すると、１段目のスタティ
ックラッチに於いて、トランスファーゲート］、１．１
４．インバータ１２との接続点にトランジスタ１を接続
した点に特徴がある。
また、２段目のスタティックラッチに於いても同様にＩ
−ランジスタ１０を接続した点に特徴がある。
−ランジスタ１０を接続した点に特徴がある。
第２図において、ゲートクロック信号４が高（ＨＩ Ｇ
Ｈ）レベルとなりトランスファーゲート１１か導通して
データが入力され、次にゲートクロック信号４が低（Ｌ
ｏ ｗ ＞レベルとなるとトランスファーゲート１１
は非導通となり、トランスファーゲート１４が導通し、
インバータ１３の出力はインバータ１２の入力に帰還さ
れてデータを保持し続ける。この間トランジスタｌはそ
のゲート信号が電源線５に接続されている為に常に導通
状態であるので、データを破壊しない様にトランジスタ
ｌのオン抵抗はインバータ１６を構成するトランジスタ
のオン抵抗より大きくする必要がある。
Ｈ）レベルとなりトランスファーゲート１１か導通して
データが入力され、次にゲートクロック信号４が低（Ｌ
ｏ ｗ ＞レベルとなるとトランスファーゲート１１
は非導通となり、トランスファーゲート１４が導通し、
インバータ１３の出力はインバータ１２の入力に帰還さ
れてデータを保持し続ける。この間トランジスタｌはそ
のゲート信号が電源線５に接続されている為に常に導通
状態であるので、データを破壊しない様にトランジスタ
ｌのオン抵抗はインバータ１６を構成するトランジスタ
のオン抵抗より大きくする必要がある。
上記の回路においてインバータ３とトランジスタ１４の
ゲート信号８とのコンタクト７がフォトマスク欠陥また
はフォトレジスト工程の欠陥により消失してトランスフ
ァーゲート１１と１４がフローティング状態になると、
トランジスタ１が導通しているために保持データが強制
的にＧＮＤレベルとなるので、トランジスタ１のチャン
ネル長、チャンネル幅を適切な値にする事により通常数
秒で終る室温でのＩＣの検査でも本不良を除去する事が
可能となる。さらに２段目のスタティックラッチに於い
てもトランジスタ１ｏが同様の働きを行なう。
ゲート信号８とのコンタクト７がフォトマスク欠陥また
はフォトレジスト工程の欠陥により消失してトランスフ
ァーゲート１１と１４がフローティング状態になると、
トランジスタ１が導通しているために保持データが強制
的にＧＮＤレベルとなるので、トランジスタ１のチャン
ネル長、チャンネル幅を適切な値にする事により通常数
秒で終る室温でのＩＣの検査でも本不良を除去する事が
可能となる。さらに２段目のスタティックラッチに於い
てもトランジスタ１ｏが同様の働きを行なう。
第２図は本発明の第二の実施例を示す回路図である。同
図においてトラスファーゲート１１と１４が共にフロー
ティング状態となってもトランジスタ１は常に導通して
おり、ソース端子は電源線５に接続されているので、第
一の実施例と同様に保持データを強制的に電源レベルと
して本不良を除去する事が可能となる。さらに２段目の
スタティックラッチに於いてもトランジスタ１ｏが同様
の働きを行なう。
図においてトラスファーゲート１１と１４が共にフロー
ティング状態となってもトランジスタ１は常に導通して
おり、ソース端子は電源線５に接続されているので、第
一の実施例と同様に保持データを強制的に電源レベルと
して本不良を除去する事が可能となる。さらに２段目の
スタティックラッチに於いてもトランジスタ１ｏが同様
の働きを行なう。
第３図は本発明の第三の実施例を示す回路図である。ト
ランジスタ１のゲート信号はインバータ３の出力線と接
続されており、インバータ３の出力が高（ＨＩＧＨ）レ
ベルの時、すなわちデータ保持状態時に導通する。従っ
てトランスファーゲート１１と１４が共にフローティン
グであっても、保持データを強制的にＧＮＤレベルとす
る事で本不良を除去する事が可能となる。さらに２段目
のスタティックラッチに於いてもトランジスタ１０が同
様の働きを行なう。
ランジスタ１のゲート信号はインバータ３の出力線と接
続されており、インバータ３の出力が高（ＨＩＧＨ）レ
ベルの時、すなわちデータ保持状態時に導通する。従っ
てトランスファーゲート１１と１４が共にフローティン
グであっても、保持データを強制的にＧＮＤレベルとす
る事で本不良を除去する事が可能となる。さらに２段目
のスタティックラッチに於いてもトランジスタ１０が同
様の働きを行なう。
なお、それぞれの実施例においてＮチャンネルトランジ
スタ１，１０を抵抗に置き換えても同様の働きを行なう
。
スタ１，１０を抵抗に置き換えても同様の働きを行なう
。
本発明によると通常のスタティックＦ／Ｆ回路にトラン
ジスタ２個を追加することによって室温に於けるＩＣの
検査の不良検出率を向上させるとともに正しい良否の判
定かできる。従ってユーザーでの受入不良等も減少させ
る事が可能であって製品の品質向上に効果がある。
ジスタ２個を追加することによって室温に於けるＩＣの
検査の不良検出率を向上させるとともに正しい良否の判
定かできる。従ってユーザーでの受入不良等も減少させ
る事が可能であって製品の品質向上に効果がある。
第１図、第２図、第３図はそれぞれ本発明による２相型
スタティックフリップフロップ回路の第一、第二、第三
の実施例を示す回路図、第４図は従来例のスタティック
Ｆ／Ｆ回路を示す回路図である。 １、］Ｏ・・・Ｎチャンネルトランジスタ、２・・・入
力静電容量、３，１２．１３・・・インバータ、１．１
．１４・・トランスファーゲート。
スタティックフリップフロップ回路の第一、第二、第三
の実施例を示す回路図、第４図は従来例のスタティック
Ｆ／Ｆ回路を示す回路図である。 １、］Ｏ・・・Ｎチャンネルトランジスタ、２・・・入
力静電容量、３，１２．１３・・・インバータ、１．１
．１４・・トランスファーゲート。
Claims (1)
- データ取り込み回路とデータ帰還回路との接続点にお
いて、電源線あるいは接地線との間に受動素子あるいは
能動素子を有する事を特徴とする２相型スタティックフ
リップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148806A JPH01316017A (ja) | 1988-06-15 | 1988-06-15 | ２相型スタティックフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148806A JPH01316017A (ja) | 1988-06-15 | 1988-06-15 | ２相型スタティックフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01316017A true JPH01316017A (ja) | 1989-12-20 |
Family
ID=15461126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148806A Pending JPH01316017A (ja) | 1988-06-15 | 1988-06-15 | ２相型スタティックフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01316017A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010911A (ja) * | 1983-06-30 | 1985-01-21 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1988
- 1988-06-15 JP JP63148806A patent/JPH01316017A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010911A (ja) * | 1983-06-30 | 1985-01-21 | Mitsubishi Electric Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0580633B2 (ja) | ||
| JP2946658B2 (ja) | フリップフロップ回路 | |
| JP2500048B2 (ja) | ＢｉＣＭＯＳ集積回路及びＩＤＤ試験方法 | |
| US6064233A (en) | Semiconductor integrated circuit measuring current to test damaged transistor | |
| EP0595748A1 (en) | Power up detection circuits | |
| JPH0575401A (ja) | スキヤンセル用フリツプフロツプ回路 | |
| JPH01316017A (ja) | ２相型スタティックフリップフロップ回路 | |
| CA1231758A (en) | Random logic error detecting system for differential logic networks | |
| US6253350B1 (en) | Method and system for detecting errors within complementary logic circuits | |
| US6725171B2 (en) | Self-test with split, asymmetric controlled driver output stage | |
| US4924117A (en) | Logic circuit having an error detection function | |
| JPH01311716A (ja) | スタティックフリップフロップ回路 | |
| EP0418521A2 (en) | Testable latch self checker | |
| US6456121B2 (en) | Sense amplifier for integrated circuits using PMOS transistors | |
| JP2848441B2 (ja) | Ｃｍｏｓ半導体装置 | |
| JP2985829B2 (ja) | 半導体集積回路 | |
| JPH0750149B2 (ja) | シフトレジスタのテスト方法 | |
| JPH0798359A (ja) | 半導体装置 | |
| JPH10253710A (ja) | 半導体装置及びその測定方法 | |
| JPH04290303A (ja) | ラッチ回路 | |
| KR100192583B1 (ko) | 출력버퍼회로 | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| JPH0514139A (ja) | スタテイツク・ラツチ回路 | |
| JP2896955B2 (ja) | 集積回路装置のテスト方法 | |
| JPH0737956A (ja) | Ｃｍｏｓ型集積回路およびその検査方法 |