JPH01316756A - 制御装置 - Google Patents
制御装置Info
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- JPH01316756A JPH01316756A JP63148309A JP14830988A JPH01316756A JP H01316756 A JPH01316756 A JP H01316756A JP 63148309 A JP63148309 A JP 63148309A JP 14830988 A JP14830988 A JP 14830988A JP H01316756 A JPH01316756 A JP H01316756A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複写機、プリンタ等の画像形成装置の電源制
御等に好適な制御装置に関するものである。
御等に好適な制御装置に関するものである。
従来、複写機、プリンタ等の画像形成装置の電気構成要
素は、プリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路、ＤＣ
電源、露光電源、帯電等の高圧電源等種々のものが独立
していた。それ故、この種画像形成装置を小型化、低価
格化するには限界があった。
素は、プリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路、ＤＣ
電源、露光電源、帯電等の高圧電源等種々のものが独立
していた。それ故、この種画像形成装置を小型化、低価
格化するには限界があった。
そこで、前記構成要素を１つのボード上に形成すべく、
マイクロプロセッサ、ＲＡＭ、ＲＯＭ及びデジタル周辺
回路さらに、Ａ／Ｄコンバータ。
マイクロプロセッサ、ＲＡＭ、ＲＯＭ及びデジタル周辺
回路さらに、Ａ／Ｄコンバータ。
Ｄ／Ａコンバータ、電源系の制御の為のＰＷＭ回路等を
１チツプに集積する提案がされている。
１チツプに集積する提案がされている。
しかしながら、前述の如く、各要素を単純に集積するだ
けでは、回路規模が犬きくなり、特にＰＷＭ回路の回路
規模が大きく、全体としてチップ面積が増大し、低価格
化が困難であった。
けでは、回路規模が犬きくなり、特にＰＷＭ回路の回路
規模が大きく、全体としてチップ面積が増大し、低価格
化が困難であった。
本発明は、このような事情のもとになされたもので、多
出力の制御が可能で、１チツプに各要素を集積するとき
、チップ面積が小さくでき、低価格化の可能な制御装置
を提供することを目的とするものである。
出力の制御が可能で、１チツプに各要素を集積するとき
、チップ面積が小さくでき、低価格化の可能な制御装置
を提供することを目的とするものである。
上記目的を達成するため、本発明では、複数の制御信号
の処理に、Ｄ／Ａ変換器とコンパレータを共用するもの
で、詳しくは、制御装置をつぎの（１）〜（４）のよう
に構成するものである。
の処理に、Ｄ／Ａ変換器とコンパレータを共用するもの
で、詳しくは、制御装置をつぎの（１）〜（４）のよう
に構成するものである。
（１）複数のアナログ入力端と、複数の制御出力端と、
Ａ／Ｄ変換出力端と、該複数のアナログ入力端の一つを
選択するマルチプレクサと、該マルチプレクサの出力と
第１＃の基準信号を比較して制御信号を生成しこれを該
複数の制御出力端の一つに出力する制御信号生成手段と
、該マルチプレクサの出力と第２群の基準信号を逐次比
較してＡ／Ｄ変換信号を生成しこれをＡ／Ｄ変換出力端
に出力するＡ／Ｄ変換信号生成手段と、該マルチプレク
サの出力の種類に対応して、該マルチプレクサ、制御信
号生成手段、Ａ／Ｄ変換信号生成手段を動作させるタイ
ミング速度を変えるタイミング手段とを備えるようにす
る。
Ａ／Ｄ変換出力端と、該複数のアナログ入力端の一つを
選択するマルチプレクサと、該マルチプレクサの出力と
第１＃の基準信号を比較して制御信号を生成しこれを該
複数の制御出力端の一つに出力する制御信号生成手段と
、該マルチプレクサの出力と第２群の基準信号を逐次比
較してＡ／Ｄ変換信号を生成しこれをＡ／Ｄ変換出力端
に出力するＡ／Ｄ変換信号生成手段と、該マルチプレク
サの出力の種類に対応して、該マルチプレクサ、制御信
号生成手段、Ａ／Ｄ変換信号生成手段を動作させるタイ
ミング速度を変えるタイミング手段とを備えるようにす
る。
（２）上記（１）の制御装置における、複数の制御出力
端の一部又は全部にパルス幅変調回路を接続するように
する。
端の一部又は全部にパルス幅変調回路を接続するように
する。
（３）上記（１）又は（２）の制御装置における、複数
の制御出力端の一部又は全部に、制御素子の制御端子を
接続するようにする。
の制御出力端の一部又は全部に、制御素子の制御端子を
接続するようにする。
（４）上記（１）の制御装置を、画像形成装置の動作を
制御するマイクワプロセッサとメモリ、タイマ等のデジ
タル回路と共に同一チップに集積するようにする。
制御するマイクワプロセッサとメモリ、タイマ等のデジ
タル回路と共に同一チップに集積するようにする。
上述の（１）〜（３）の構成により、Ｄ／Ａ変換器とコ
ンパレータを共用し、複数の制御出力と、Ａ／Ｄ変換出
力を得ることができ、上記（４）の構成により、Ｄ／Ａ
変換器とコンパレータを複数の制御信号の処理に共用し
ているので、チップ面積が小さくなる。
ンパレータを共用し、複数の制御出力と、Ａ／Ｄ変換出
力を得ることができ、上記（４）の構成により、Ｄ／Ａ
変換器とコンパレータを複数の制御信号の処理に共用し
ているので、チップ面積が小さくなる。
（実施例）
以下、本発明を実施例により説明する。
第１図は、本発明の第１実施例である「制御装置」のブ
ロック図、第２図は同実施例のタイミングチャート、第
３図は同実施例で用いるコンパレータの回路図である。
ロック図、第２図は同実施例のタイミングチャート、第
３図は同実施例で用いるコンパレータの回路図である。
本制御装置は、Ａ／Ｄ変換器と、ＰＷＭ（Ｐｕｌｓｅ
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、パルス幅変調）制
御回路としての動作の２８ｉ類のモードがある。
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、パルス幅変調）制
御回路としての動作の２８ｉ類のモードがある。
第１図において、１はコンパレータ、３はアナログ入力
端２０の外部入力を切換えるマルチプレクサ（ＭＰＸ回
路）、４は複数のラッチ手段を有するラッチ、５はＤ／
Ａ変換器、２は各ブロックのタイミングを司り、マルチ
プレクサの出力の種類に応じてタイミング速度を変える
タイミング・ジェネレータである。
端２０の外部入力を切換えるマルチプレクサ（ＭＰＸ回
路）、４は複数のラッチ手段を有するラッチ、５はＤ／
Ａ変換器、２は各ブロックのタイミングを司り、マルチ
プレクサの出力の種類に応じてタイミング速度を変える
タイミング・ジェネレータである。
第２図のタイミングチャートを参照しながら、動作を説
明する。
明する。
タイミング・ジェネレータ２により比較値となる外部の
検出データ（外部入力）を入力するように、ＭＰＸ回路
３を切換える。第３図に示すＳＷｌとＳＷ３をオン、Ｓ
Ｗ２をオフすることで、ＭＰＸ回路３により選択された
検出値をコンパレータ１へ人力する。同時にＤ／Ａ変換
のデータをＲＡＭ６上のＤ／Ａ変換テーブルより選択し
、Ｄ／Ａ変換器５にセットする。次にＳＷ２をオン、Ｓ
ＷＩとＳＷ３をオフすることで、ＭＰＸ回路３により選
択された値と比較基準のＤ／Ａ変換値を比較して結果は
、ラッチ４に保持する。
検出データ（外部入力）を入力するように、ＭＰＸ回路
３を切換える。第３図に示すＳＷｌとＳＷ３をオン、Ｓ
Ｗ２をオフすることで、ＭＰＸ回路３により選択された
検出値をコンパレータ１へ人力する。同時にＤ／Ａ変換
のデータをＲＡＭ６上のＤ／Ａ変換テーブルより選択し
、Ｄ／Ａ変換器５にセットする。次にＳＷ２をオン、Ｓ
ＷＩとＳＷ３をオフすることで、ＭＰＸ回路３により選
択された値と比較基準のＤ／Ａ変換値を比較して結果は
、ラッチ４に保持する。
第１図において、セレクタ７は通常演算器８の出力を人
力して選択しＬ ＲＡＭ６に出力している。
力して選択しＬ ＲＡＭ６に出力している。
Ａ／Ｄ変換器は、ＭＰＸ回路３で選択された外部入力の
アナログ値とＤ／Ａ変換器５による基準電圧をコンパレ
ータ１で比較し、この結果を基に、入力と比較すべき次
の基準電圧（第２群の基準信号）を演算器８により決め
アナログ値と比較していく。このような比較なり／Ａ変
換器５による基準電圧が、入力アナログ値に最も近づく
まで最上位ビットから最下位ビットまでを演算器８によ
り決定していき、全ビットが確定したときにＡ／Ｄ変換
値としてレジスタＢにラッチされる。
アナログ値とＤ／Ａ変換器５による基準電圧をコンパレ
ータ１で比較し、この結果を基に、入力と比較すべき次
の基準電圧（第２群の基準信号）を演算器８により決め
アナログ値と比較していく。このような比較なり／Ａ変
換器５による基準電圧が、入力アナログ値に最も近づく
まで最上位ビットから最下位ビットまでを演算器８によ
り決定していき、全ビットが確定したときにＡ／Ｄ変換
値としてレジスタＢにラッチされる。
ＰＷＭ制御回路としての動作を説明する。ＭＰＸ回路３
を介した外部入力を基準値となるＤ／Ａ変換器５の出力
（第１群の基準信号）と、コンパレータ１で比較し、比
較した結果はラッチ４に保持する。ラッチ４の出力のう
ち１つはＭＡＩＮ・ＰＷＭ回路９に供給され、他はＳＵ
Ｂ−ＰＷＭ回路１３〜１５に供給される。
を介した外部入力を基準値となるＤ／Ａ変換器５の出力
（第１群の基準信号）と、コンパレータ１で比較し、比
較した結果はラッチ４に保持する。ラッチ４の出力のう
ち１つはＭＡＩＮ・ＰＷＭ回路９に供給され、他はＳＵ
Ｂ−ＰＷＭ回路１３〜１５に供給される。
本制御装置とＣＰＵとのデータの受渡は、第１図の各レ
ジスタ１０〜１２（レジスタＡ、レジスタＢ、レジスタ
Ｃ）を介して行う。レジスタＡはＤ／Ａ変換テーブル上
にデータをセットするためのレジスタである。レジスタ
ＢはＡ／Ｄ変換の結果をＣＰＵ −ＢＵＳ １６上に読
みだすためのレジスタである。レジスタＣはＡ／Ｄ −
Ｄ／Ａ変換動作等の状態設定とＲＡＭ６．ＭＰＸ回路３
．ラッチ４などの各アドレス設定を行うレジスタである
。
ジスタ１０〜１２（レジスタＡ、レジスタＢ、レジスタ
Ｃ）を介して行う。レジスタＡはＤ／Ａ変換テーブル上
にデータをセットするためのレジスタである。レジスタ
ＢはＡ／Ｄ変換の結果をＣＰＵ −ＢＵＳ １６上に読
みだすためのレジスタである。レジスタＣはＡ／Ｄ −
Ｄ／Ａ変換動作等の状態設定とＲＡＭ６．ＭＰＸ回路３
．ラッチ４などの各アドレス設定を行うレジスタである
。
以上のように本制御装置は、（ＰＷＭ）制御信号生成手
段としての動作と、Ａ／Ｄ変換信号生成手段としての動
作の２種類のモードを持ち、タイミング・ジェネレータ
は各動作のタイミングを制御するブロックであり、ＣＰ
Ｕ・８０８間のデータのやりとりは、各レジスタを介し
て行われる。
段としての動作と、Ａ／Ｄ変換信号生成手段としての動
作の２種類のモードを持ち、タイミング・ジェネレータ
は各動作のタイミングを制御するブロックであり、ＣＰ
Ｕ・８０８間のデータのやりとりは、各レジスタを介し
て行われる。
第４図は、本制御装置に接続されるＭＡＩＮ・ＰＷＭ回
路のブロック図である。
路のブロック図である。
前段の本制御装置では、マルチプレクサ３の入力をアナ
ログ・コンパレータ１で比較し、結果はそれぞれラッチ
４のラッチ手段に保持されているが、ＭＡ Ｉ Ｎ −
ＰＷＭ回路ではこのラッチ手段の一つに保持されている
結果をＦＬＩＰ−ＦＬＯＰ３１に入力する。入力された
アナログ・コンパレータの比較結果は、ＦＬＩＰ−ＦＬ
ＯＰ３１でクロック同期され、次段のＵＰ−ＤＯＵＮ
（：０ＵＮＴＥＲ３２のＵＰ／ＤＯＷＮ決定端子に人力
される。この時ニＵＰ−ＤＯＩＪＮ （：０ｕＮＴＥＲ
３２ニは、ＣＰＵ−ＢＵＳ３９から４ｂｉｔレジスタ４
７を介しカウンタの初期値が入力される。初期値はＦＩ
ｊＰ−ＦＬＯＰ３１のυＰ／ＤＯＷＮの値でカウントア
ツプ・カウントダウンしてカウントの結果は、次段のＵ
Ｐ−１１：０ＵＮＴＥＲ３３に送られる。送られたカウ
ントの値は、ＵＰ−ＣＯＵＮＴＥＲ３３のＬＯＡＤ信号
に同期して読みこまれ、カウントが開始される。また、
ＵＰ−ＣＯＵＮＴＥＲ３３〕出出力分はＤＩＧＩＴＡＬ
−（：ＯＭＰＡＲＥＴＥＲ３４で、ＣＰＵ−ＢＵＳ３９
から４ｂｉｔレジスタ４８にセットされた値と比較され
、比較の結果はパルス幅変ｉ （ＰＷＭ）の出力結果と
して出さレル。第４図では、ＵＰ−ＣＯＵＮＴＥＲ３３
（７）出力が７ｂｉｔＡＮＤ３５に接続されているが、
これはカウントの終了を検出するもので、同期回路の出
力とＯＲ回路３６で論理和をとりＵＰ−Ｃ０ＵＮＴＥＲ
３３（７）ＬＯＡＤ端子に入力されＵＰ−ＣＯＵＮＴＥ
Ｒ３３はコノ信号を基＆ｍＵＰ−ＤＯＵＮ Ｃ０ＵＮＴ
ＥＲ３２のデータを読みこむ。ココテ、ＵＰ−ＤＯＵＮ
（：０ＵＮＴＥＲ３２とＩＩＰ−Ｃ０ＵＮＴＥＲ３３
とＤＩＧＥＴＡＬ−ＣＯＭＰＡＲＥＴＥＲ３４は７ｂｉ
ｔ構成であり、必要な精度を得ている。
ログ・コンパレータ１で比較し、結果はそれぞれラッチ
４のラッチ手段に保持されているが、ＭＡ Ｉ Ｎ −
ＰＷＭ回路ではこのラッチ手段の一つに保持されている
結果をＦＬＩＰ−ＦＬＯＰ３１に入力する。入力された
アナログ・コンパレータの比較結果は、ＦＬＩＰ−ＦＬ
ＯＰ３１でクロック同期され、次段のＵＰ−ＤＯＵＮ
（：０ＵＮＴＥＲ３２のＵＰ／ＤＯＷＮ決定端子に人力
される。この時ニＵＰ−ＤＯＩＪＮ （：０ｕＮＴＥＲ
３２ニは、ＣＰＵ−ＢＵＳ３９から４ｂｉｔレジスタ４
７を介しカウンタの初期値が入力される。初期値はＦＩ
ｊＰ−ＦＬＯＰ３１のυＰ／ＤＯＷＮの値でカウントア
ツプ・カウントダウンしてカウントの結果は、次段のＵ
Ｐ−１１：０ＵＮＴＥＲ３３に送られる。送られたカウ
ントの値は、ＵＰ−ＣＯＵＮＴＥＲ３３のＬＯＡＤ信号
に同期して読みこまれ、カウントが開始される。また、
ＵＰ−ＣＯＵＮＴＥＲ３３〕出出力分はＤＩＧＩＴＡＬ
−（：ＯＭＰＡＲＥＴＥＲ３４で、ＣＰＵ−ＢＵＳ３９
から４ｂｉｔレジスタ４８にセットされた値と比較され
、比較の結果はパルス幅変ｉ （ＰＷＭ）の出力結果と
して出さレル。第４図では、ＵＰ−ＣＯＵＮＴＥＲ３３
（７）出力が７ｂｉｔＡＮＤ３５に接続されているが、
これはカウントの終了を検出するもので、同期回路の出
力とＯＲ回路３６で論理和をとりＵＰ−Ｃ０ＵＮＴＥＲ
３３（７）ＬＯＡＤ端子に入力されＵＰ−ＣＯＵＮＴＥ
Ｒ３３はコノ信号を基＆ｍＵＰ−ＤＯＵＮ Ｃ０ＵＮＴ
ＥＲ３２のデータを読みこむ。ココテ、ＵＰ−ＤＯＵＮ
（：０ＵＮＴＥＲ３２とＩＩＰ−Ｃ０ＵＮＴＥＲ３３
とＤＩＧＥＴＡＬ−ＣＯＭＰＡＲＥＴＥＲ３４は７ｂｉ
ｔ構成であり、必要な精度を得ている。
第５図は、第２実施例の構成図であり、セレクタ１６よ
り前段は′！Ｊ１図に示す第１実施例と同様の構成であ
り、又ＭＡ Ｉ Ｎ −ＰＷＭ回路９は、第４図に示す
ものと同様の構成であって省略されている。
り前段は′！Ｊ１図に示す第１実施例と同様の構成であ
り、又ＭＡ Ｉ Ｎ −ＰＷＭ回路９は、第４図に示す
ものと同様の構成であって省略されている。
図において、Ａ−１は、ＭＡＩＮ −ＰＷＮ回路９の出
力であり、メイントランジスタＡ−１３をドライブして
、トランスＡ−１０の１次側を駆動して２次側の一巻線
から出力Ａ−１１が得られる。出力Ａ−１１は分圧され
てＡ−３信号としてフィードバックされてＭＡＸ回路３
の１つの入力になる。又、トランスＡ−１０の２次側の
他の巻線からサブＰＷＭ出力であるＡ−１２に出力が取
り出されており、Ａ−１２出力の低圧側は、一方を接地
されたコンデンサＣＸ＋であるＡ−８の他方の端子が接
続され、かつ、一方を制御素子であるトランジスタＴ、
、、、、Ａ−５のコレクタに接続された抵抗Ｒ，２２，
Ａ−７の他方の端子が接続される。トランジスタＴ、、
、、Ａ−５のエミッタは、一方の端子を接地された抵抗
Ｒｘ１．Ａ−６の他方の端子に接続される。また、ラッ
チ４の１出力であるＡ−２は抵抗を介してトランジスタ
Ａ−５の制御極であるベースを駆動する。トランジスタ
のエミッタすなわち抵抗Ｒｘ、のｈｉｇｈ側は、フィー
ドバック信号Ａ−４として、ＭＰＸ回路３の１つの入力
になる。なお、Ａ−３，Ａ−４のフィードバック信号は
、ＭＰＸ回路３．コンパレータ１等の動作範囲に入るよ
う適宜分圧比が選ばれ、かつＡ−１１，Ａ−１２の極性
に従い、適当な抵抗でＶＣＣにプルアップするかＧＮＤ
にプルダウンする。
力であり、メイントランジスタＡ−１３をドライブして
、トランスＡ−１０の１次側を駆動して２次側の一巻線
から出力Ａ−１１が得られる。出力Ａ−１１は分圧され
てＡ−３信号としてフィードバックされてＭＡＸ回路３
の１つの入力になる。又、トランスＡ−１０の２次側の
他の巻線からサブＰＷＭ出力であるＡ−１２に出力が取
り出されており、Ａ−１２出力の低圧側は、一方を接地
されたコンデンサＣＸ＋であるＡ−８の他方の端子が接
続され、かつ、一方を制御素子であるトランジスタＴ、
、、、、Ａ−５のコレクタに接続された抵抗Ｒ，２２，
Ａ−７の他方の端子が接続される。トランジスタＴ、、
、、Ａ−５のエミッタは、一方の端子を接地された抵抗
Ｒｘ１．Ａ−６の他方の端子に接続される。また、ラッ
チ４の１出力であるＡ−２は抵抗を介してトランジスタ
Ａ−５の制御極であるベースを駆動する。トランジスタ
のエミッタすなわち抵抗Ｒｘ、のｈｉｇｈ側は、フィー
ドバック信号Ａ−４として、ＭＰＸ回路３の１つの入力
になる。なお、Ａ−３，Ａ−４のフィードバック信号は
、ＭＰＸ回路３．コンパレータ１等の動作範囲に入るよ
う適宜分圧比が選ばれ、かつＡ−１１，Ａ−１２の極性
に従い、適当な抵抗でＶＣＣにプルアップするかＧＮＤ
にプルダウンする。
またＡ−９は、出力Ａ−１２の低圧側Ａ−！２ｂが過昇
したときにトランジスタＡ−５を保護する為のバリスタ
及び電流制御抵抗である。また、Ａ−１４はもう１つの
サブＰＷＭ出力であり、前述のサブＰＷＭと同様の構成
となる。
したときにトランジスタＡ−５を保護する為のバリスタ
及び電流制御抵抗である。また、Ａ−１４はもう１つの
サブＰＷＭ出力であり、前述のサブＰＷＭと同様の構成
となる。
以下に本実施例の動作を詳述する。
本実施例に於いては、簡単な為、コンパレータ１を通常
のアナログコンパレータとする。先ずタイミング・ジェ
ネレータ２は、ＭＰＸ回路３を駆動してＡ−３人力を選
択してコンパレータｌに入力する。同時に、セレクタ１
６を駆動してラッチ１７を選択し、ラッチ１７のデータ
を読み出し、Ｄ／Ａコンバータ５に人力する。Ｄ／Ａコ
ンバータ５は、入力に従ったアナログ電圧を発生してコ
ンパレータ１のもう一方の入力とする。コンパレータ１
は前述のような動作により、ＭＰＸ回路３出力とＤ／Ａ
コンバータ５出力を比較してその大小によりｈｉｇｈ、
又はｌｏｗを出力する。このとき、タイミング・ジェネ
レータ２は、ＭＡＩＮ −ＰＷＭ回路９に相当するビッ
トをラッチ４に与えると同時に、ラッ・子信号を出力し
、コンパレータｌのｈｉｇｈ／ｌｏｗ出力をう、チする
。
のアナログコンパレータとする。先ずタイミング・ジェ
ネレータ２は、ＭＰＸ回路３を駆動してＡ−３人力を選
択してコンパレータｌに入力する。同時に、セレクタ１
６を駆動してラッチ１７を選択し、ラッチ１７のデータ
を読み出し、Ｄ／Ａコンバータ５に人力する。Ｄ／Ａコ
ンバータ５は、入力に従ったアナログ電圧を発生してコ
ンパレータ１のもう一方の入力とする。コンパレータ１
は前述のような動作により、ＭＰＸ回路３出力とＤ／Ａ
コンバータ５出力を比較してその大小によりｈｉｇｈ、
又はｌｏｗを出力する。このとき、タイミング・ジェネ
レータ２は、ＭＡＩＮ −ＰＷＭ回路９に相当するビッ
トをラッチ４に与えると同時に、ラッ・子信号を出力し
、コンパレータｌのｈｉｇｈ／ｌｏｗ出力をう、チする
。
ラッチ４の出力はＭＡＩ Ｎ −ＰＷＭ回路９の入力信
号として前述のように、ＭＡ Ｉ Ｎ −ＰＷＭ回路９
内のＵＰ／ＤＯＷＮカウンタのＵＰ／ＤＯＷＮ選択入力
に接続され、この結果、パルス幅変調されたＭＡ Ｉ
Ｎ −ＰＷＭ回路９の出力Ａ−１がメイントランジスタ
Ａ−１３をドライブし、Ａ−１１出力を定電圧に制御す
る。以上がＭＡ Ｉ Ｎ −ＰＷＭ動作である。
号として前述のように、ＭＡ Ｉ Ｎ −ＰＷＭ回路９
内のＵＰ／ＤＯＷＮカウンタのＵＰ／ＤＯＷＮ選択入力
に接続され、この結果、パルス幅変調されたＭＡ Ｉ
Ｎ −ＰＷＭ回路９の出力Ａ−１がメイントランジスタ
Ａ−１３をドライブし、Ａ−１１出力を定電圧に制御す
る。以上がＭＡ Ｉ Ｎ −ＰＷＭ動作である。
次にタイミング・ジェネレータ２は、Ａ−４人力を選択
するようにＭＰＸ回路３を駆動してコンパレータ１に入
力する。同時に、セレクタ１６を駆動してＲＡＭ６を選
択し、さらにＲＡＭ６にＡ−１２出力の設定値を格納し
ているアドレスを与えて読み出し、Ｄ／Ａコンバータ５
に人力し、Ｄ／Ａコンバータ５は、人力値をアナログ電
圧に変換し、コンパレータｌのもう一方の端子に入力す
る。
するようにＭＰＸ回路３を駆動してコンパレータ１に入
力する。同時に、セレクタ１６を駆動してＲＡＭ６を選
択し、さらにＲＡＭ６にＡ−１２出力の設定値を格納し
ているアドレスを与えて読み出し、Ｄ／Ａコンバータ５
に人力し、Ｄ／Ａコンバータ５は、人力値をアナログ電
圧に変換し、コンパレータｌのもう一方の端子に入力す
る。
前述と同様に、コンパレータ１は両者を比較して、その
大小によりｈｉｇｈ／ｌｏｗ信号を発生してラッチ４の
人力とし、ラッチ４はタイミング・ジェネレータ２の信
号によりＡ−２出力に対応するビットを選択してラッチ
される。Ａ−２出力はトランジスタＡ−５を抵抗と片側
を接地されたコンデンサＣＸ２を介してドライブし、後
述する動作を行う。以上が、ＳＵＢ−ＰＷＭの５ＵＢＯ
動作である。
大小によりｈｉｇｈ／ｌｏｗ信号を発生してラッチ４の
人力とし、ラッチ４はタイミング・ジェネレータ２の信
号によりＡ−２出力に対応するビットを選択してラッチ
される。Ａ−２出力はトランジスタＡ−５を抵抗と片側
を接地されたコンデンサＣＸ２を介してドライブし、後
述する動作を行う。以上が、ＳＵＢ−ＰＷＭの５ＵＢＯ
動作である。
次に前述のＭＡ Ｉ Ｎ −ＰＷＭ動作を行う。
さらにタイミング・ジェネレータ２は、Ａ−１６人力を
選択するようにＭＰＸ回路３を駆動し、コンパレータ１
に入力する。同時にセレクタ１６を駆動し、ＲＡＭ６を
選択するようにし、かつＲＡＭ６にＡ−１４出力の設定
値を格納しているアドレスを与え、読み出しＤ／Ａコン
バータ５に入力し、Ｄ／Ａコンバータ５は人力値をアナ
ログ電圧に変換し、コンパレータ１のもう一方の端子に
人力する。コンパレータ１は両者を比較し、ｈｉｇ ｈ
／ ｌ ｏ ｗ信号を発生し、ラッチ４の入力とし、
ラッチ４はタイミング・ジェネレータ２の信号により、
Ａ−１５出力に対応するビットを選択してラッチされる
。Ａ−１５は後述する５ＵＢＯと同様の動作を行う。以
上がＳＵＢ−ＰＷＭの５ＵＢＩの動作である。
選択するようにＭＰＸ回路３を駆動し、コンパレータ１
に入力する。同時にセレクタ１６を駆動し、ＲＡＭ６を
選択するようにし、かつＲＡＭ６にＡ−１４出力の設定
値を格納しているアドレスを与え、読み出しＤ／Ａコン
バータ５に入力し、Ｄ／Ａコンバータ５は人力値をアナ
ログ電圧に変換し、コンパレータ１のもう一方の端子に
人力する。コンパレータ１は両者を比較し、ｈｉｇ ｈ
／ ｌ ｏ ｗ信号を発生し、ラッチ４の入力とし、
ラッチ４はタイミング・ジェネレータ２の信号により、
Ａ−１５出力に対応するビットを選択してラッチされる
。Ａ−１５は後述する５ＵＢＯと同様の動作を行う。以
上がＳＵＢ−ＰＷＭの５ＵＢＩの動作である。
次に、ＭＡ Ｉ Ｎ −ＰＷＭ動作を行い、またその次
には前述の第１実施例で説明したＡ／Ｄ変換動作を行う
。以上の動作を一周期として繰り返す。
には前述の第１実施例で説明したＡ／Ｄ変換動作を行う
。以上の動作を一周期として繰り返す。
第６図は、本実施例のタイミングチャートを示している
。前述のように、ＭＡＩＮ→５ＵＢＯ→ＭＡＩＮ−＋５
ＵＢ１→ＭＡ Ｉ Ｎ−＋Ａ／Ｄを１周期として繰り返
し動作し、この周期をＴとすると、ＳＵＢ−ＰＷＭ （
ＳＵＢＯ，５ＵＢＩ）はＴ毎に、設定値と出力値を比較
してｈｉｇｈ／ｌｏｗを選択するパルス列となる。すな
わち、ｈｉｇｈの期間がｎＴ、ｌｏｗの期間がｍＴ（こ
こでｎ。
。前述のように、ＭＡＩＮ→５ＵＢＯ→ＭＡＩＮ−＋５
ＵＢ１→ＭＡ Ｉ Ｎ−＋Ａ／Ｄを１周期として繰り返
し動作し、この周期をＴとすると、ＳＵＢ−ＰＷＭ （
ＳＵＢＯ，５ＵＢＩ）はＴ毎に、設定値と出力値を比較
してｈｉｇｈ／ｌｏｗを選択するパルス列となる。すな
わち、ｈｉｇｈの期間がｎＴ、ｌｏｗの期間がｍＴ（こ
こでｎ。
ｍは整数）であるパルス列になる。
さて、Ａ−１２出力は以下のようにして安定化される。
Ａ−１２出力の巻線の低圧側Ａ−１２ｂと高圧側Ａ−１
２ａは、トランスＡ−１０の１次側を、出力Ａ−１１か
らのフィードバック信号にて制御している為、Ａ−１１
の出力に追従した電圧を発生している。今Ａ−１１出力
が定常状態になっているとすると、Ａ−１２ａとＡ−１
２ｂの間はある一定の電圧ｖ０になっている。このとき
、Ａ−１２出力の主要部分を抜き出して等価回路に書き
直したのが第７図である。第７図でＡ−１２出力電圧を
Ｖ。ｕｔ ｒ負荷インピーダンスをＲＬとおいておく。
２ａは、トランスＡ−１０の１次側を、出力Ａ−１１か
らのフィードバック信号にて制御している為、Ａ−１１
の出力に追従した電圧を発生している。今Ａ−１１出力
が定常状態になっているとすると、Ａ−１２ａとＡ−１
２ｂの間はある一定の電圧ｖ０になっている。このとき
、Ａ−１２出力の主要部分を抜き出して等価回路に書き
直したのが第７図である。第７図でＡ−１２出力電圧を
Ｖ。ｕｔ ｒ負荷インピーダンスをＲＬとおいておく。
図の様な構成にすると、負荷Ｒ，，を流れる電流は全て
トランスの２次ａ線側を通りトランジスタＴ ｒ ｗ
Ｉを通過する為、Ａ−４電圧信号は負荷ＲＬに流れる電
流に比例した値になる。この値がフィードバックされ、
基準値と比較され、Ａ−２信号のパルス列になる為、本
実施例は定電流動作となる。
トランスの２次ａ線側を通りトランジスタＴ ｒ ｗ
Ｉを通過する為、Ａ−４電圧信号は負荷ＲＬに流れる電
流に比例した値になる。この値がフィードバックされ、
基準値と比較され、Ａ−２信号のパルス列になる為、本
実施例は定電流動作となる。
さて、Ａ−２パルス列は、抵抗Ｒ０とコンデンサＣＸ２
により構成される低域通過フィルタによりＤＣ電圧に変
換される。このＤＣ電圧をＶｄとし、またＴ ｒｘｌを
理想トランジスタだとすると負荷Ｒしを流れる電流は１
． １ ｏ ＝（Ｖ ｄ ＶＲＥ） ／ ＲＸＩと表わせ
る。
により構成される低域通過フィルタによりＤＣ電圧に変
換される。このＤＣ電圧をＶｄとし、またＴ ｒｘｌを
理想トランジスタだとすると負荷Ｒしを流れる電流は１
． １ ｏ ＝（Ｖ ｄ ＶＲＥ） ／ ＲＸＩと表わせ
る。
それ故、本実施例のトランジスタＴ０１は通常のシリー
ズレギュレータと同様の動作を行い、これらの動作を概
念図で示すと第８図のようになる。
ズレギュレータと同様の動作を行い、これらの動作を概
念図で示すと第８図のようになる。
なお、実際にはＶｄには低域通過フィルタで除去しきれ
ないリップル分が重畳されており、１０はリップル電流
を含むことになる。その為に抵抗Ｒｘ２とコンデンサＣ
ｘ１のフィルタで平滑することで安定した出力にしてい
る。
ないリップル分が重畳されており、１０はリップル電流
を含むことになる。その為に抵抗Ｒｘ２とコンデンサＣ
ｘ１のフィルタで平滑することで安定した出力にしてい
る。
第９図は、マイクロコンピュータ（マイクロプロセッサ
）と周辺のメモリ、タイマ等のデジタル回路と共に、前
述の制御装置、ＭＡ Ｉ Ｎ −ＰＷＭ１回路及びＳＵ
Ｂ−ＰＷＭ３回路を、同一チップ上に集積した制御コン
トロール即ち第３実施例の「制御装置」の全体構成図を
示す。このチップにより複写機、プリンタのシタ−ケン
ス制御。電源制御等のほとんどの制御を行える。
）と周辺のメモリ、タイマ等のデジタル回路と共に、前
述の制御装置、ＭＡ Ｉ Ｎ −ＰＷＭ１回路及びＳＵ
Ｂ−ＰＷＭ３回路を、同一チップ上に集積した制御コン
トロール即ち第３実施例の「制御装置」の全体構成図を
示す。このチップにより複写機、プリンタのシタ−ケン
ス制御。電源制御等のほとんどの制御を行える。
制御コントローラの構成は、ＣＰＵ−Ｃ０ＲＥを中心に
ＤＡＴＡ−ＭＥＭＯＲＹ ＰＲＯＧＲＡＭ−ＭＰ、ＭＯ
ＲＹ ＩＮＴＥＲＲＩＩＰＴ・Ｃ０ＮＴＲ０Ｌ等を内蔵
するＣＰＵ−Ｃ０ＲＥ部５１と、周辺に低電圧時のスタ
ンバイ機能を含むＲＥＳＥＴ機能５２．プログラムの暴
走を監視するためのＷＡＴｔｌ：ＩＩ ＤＯＧ ＴＩＭ
ＥＲ５３、ＣＰ Ｕの情報を基にデジタル・アナログ変
換を行うＤ／Ａ変換器５゜また、Ｄ／Ａ変換器５とコン
パレータ回路１によりアナログ・デジタル変換器として
機能するＡ／Ｄ変換ブロック、Ｄ／Ａ変換器・Ａ／Ｄ変
換ブロック及び各動作タイミングをつかさどる、Ｄ／Ａ
−Ａ／Ｄコントローラ５６が配置される。
ＤＡＴＡ−ＭＥＭＯＲＹ ＰＲＯＧＲＡＭ−ＭＰ、ＭＯ
ＲＹ ＩＮＴＥＲＲＩＩＰＴ・Ｃ０ＮＴＲ０Ｌ等を内蔵
するＣＰＵ−Ｃ０ＲＥ部５１と、周辺に低電圧時のスタ
ンバイ機能を含むＲＥＳＥＴ機能５２．プログラムの暴
走を監視するためのＷＡＴｔｌ：ＩＩ ＤＯＧ ＴＩＭ
ＥＲ５３、ＣＰ Ｕの情報を基にデジタル・アナログ変
換を行うＤ／Ａ変換器５゜また、Ｄ／Ａ変換器５とコン
パレータ回路１によりアナログ・デジタル変換器として
機能するＡ／Ｄ変換ブロック、Ｄ／Ａ変換器・Ａ／Ｄ変
換ブロック及び各動作タイミングをつかさどる、Ｄ／Ａ
−Ａ／Ｄコントローラ５６が配置される。
Ａ／Ｄ変換ブロックは、複数アナログ値をＡ／Ｄ変換す
るためにＡ／Ｄ変換前段にはＤ／Ａ・Ａ／Ｄコントロー
ラ５６の動作タイミングにより人力切換を行うマルチプ
レクサ回路（ＭＰＸ回路）３が内蔵される。
るためにＡ／Ｄ変換前段にはＤ／Ａ・Ａ／Ｄコントロー
ラ５６の動作タイミングにより人力切換を行うマルチプ
レクサ回路（ＭＰＸ回路）３が内蔵される。
Ａ／Ｄ変換は複写機の定着サーミスタ・コピー濃度調整
用等のボリウムの各種電圧読取のために用いる。Ｄ／Ａ
変換器は、複写機の蛍光灯調光制御、高圧制御等パルス
幅変調（ＰＷＭ）回路のコンパレータ１の基準電圧とし
て用いている。
用等のボリウムの各種電圧読取のために用いる。Ｄ／Ａ
変換器は、複写機の蛍光灯調光制御、高圧制御等パルス
幅変調（ＰＷＭ）回路のコンパレータ１の基準電圧とし
て用いている。
現像ＡＣバイアス用駆動パルス発生器は、ＣＰＵ内部ク
ロックを分周するために４ｂｉｔ分周器５５と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器５４を用いている。
ロックを分周するために４ｂｉｔ分周器５５と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器５４を用いている。
パルス幅変３！］ （ＰＷＭ）回路９，１３，１４゜１
５は低圧電源制御、高圧電源、蛍光灯調光制御に用いる
が、低圧電源の制御には、デジタル７ｂｉｔ構成のＭＡ
ＩＮ −ＰＷＭ回路９を使用し、他のＰＷＭ回路は前
記コンパレータの出力結果が直接ＰＷＭ出力となる構成
となっているＳＵＢ・ＰＷＭ回路１３〜１５を使用する
。また、低圧電源制御のＰＷＭ回路には、電源異常時の
ＰＷＭ出力瞬時シャットダウン機能を持っており、入力
はコンパレータ５８で構成され、ある規定値を超えると
ＰＷＭ出力は、ただちにオフし回路の保護し複写機の安
全性を高めている。
５は低圧電源制御、高圧電源、蛍光灯調光制御に用いる
が、低圧電源の制御には、デジタル７ｂｉｔ構成のＭＡ
ＩＮ −ＰＷＭ回路９を使用し、他のＰＷＭ回路は前
記コンパレータの出力結果が直接ＰＷＭ出力となる構成
となっているＳＵＢ・ＰＷＭ回路１３〜１５を使用する
。また、低圧電源制御のＰＷＭ回路には、電源異常時の
ＰＷＭ出力瞬時シャットダウン機能を持っており、入力
はコンパレータ５８で構成され、ある規定値を超えると
ＰＷＭ出力は、ただちにオフし回路の保護し複写機の安
全性を高めている。
制御コントローラには、他にボートとして、各種センサ
入力やコピースタート・コピー枚数の設定など操作部キ
ースイッチ情報の人力用の入力ポートロ２や、モータ・
ヒータ・ソレノイド等をコントロールする出力ポートロ
１、表示用ＬＥＤドライブの為の出力ボート５９などが
ある。
入力やコピースタート・コピー枚数の設定など操作部キ
ースイッチ情報の人力用の入力ポートロ２や、モータ・
ヒータ・ソレノイド等をコントロールする出力ポートロ
１、表示用ＬＥＤドライブの為の出力ボート５９などが
ある。
また、工場・市場などで複写機の動作確認チエツクを行
うためにチエッカを機械本体と接続するが、このための
シリアル通信用ボート６０なども有する。
うためにチエッカを機械本体と接続するが、このための
シリアル通信用ボート６０なども有する。
第９図において、Ｄ／Ａ ＣＯＮ Ｔ ５６は、第１
図のタイミング・ジェネレータ２．ＲＡＭ６、セレクタ
７、演算器８．レジスタ１０〜１２相当部分を含む。Ｃ
ＰＵは例えば以下に示すように、ＭＡＩＮ−ＰＷＭ、Ｓ
ＵＢ−ＰＷＭの各出力を制御するべく各ブロックにデー
タをセットする。
図のタイミング・ジェネレータ２．ＲＡＭ６、セレクタ
７、演算器８．レジスタ１０〜１２相当部分を含む。Ｃ
ＰＵは例えば以下に示すように、ＭＡＩＮ−ＰＷＭ、Ｓ
ＵＢ−ＰＷＭの各出力を制御するべく各ブロックにデー
タをセットする。
第１図に示すレジスタＡ１０．レジスタＢ１１、レジス
タＣ１２，又第４図に示す４ｂｉｔレジスタ１７．４ｂ
ｉｔレジスタ１８は、例えばメモリマツブトＩ１０の場
合は各々独立のアドレスを付与され、またボ・−ト１１
０の場合も同様に各々独立のボート番号が付与される。
タＣ１２，又第４図に示す４ｂｉｔレジスタ１７．４ｂ
ｉｔレジスタ１８は、例えばメモリマツブトＩ１０の場
合は各々独立のアドレスを付与され、またボ・−ト１１
０の場合も同様に各々独立のボート番号が付与される。
第４図の４ｂｉｔレジスタ１７．１８は、独立に設定で
きる為、ＣＰＵは各レジスタをアドレスし所定の値を設
定することで、ＭＡＩＮ−ＰＷＭの動作を規定するパラ
メータを指定する。また、Ｄ／Ａ変換値すなわちＳＯＢ
の各ＰＷＭの設定値とＡ／Ｄ変換データを記憶するＲＡ
Ｍは例えばシフトレジスタで構成され、また、ＭＡＩＮ
−ＰＷＭの設定値はラッチに記憶され、以下に示す様に
してｃｐｕと交信する。
きる為、ＣＰＵは各レジスタをアドレスし所定の値を設
定することで、ＭＡＩＮ−ＰＷＭの動作を規定するパラ
メータを指定する。また、Ｄ／Ａ変換値すなわちＳＯＢ
の各ＰＷＭの設定値とＡ／Ｄ変換データを記憶するＲＡ
Ｍは例えばシフトレジスタで構成され、また、ＭＡＩＮ
−ＰＷＭの設定値はラッチに記憶され、以下に示す様に
してｃｐｕと交信する。
先ず、第１０図にレジスタＣのビット構成を示す、ビッ
ト０〜３は第１図のＲＡＭ６またはラッチ１７の指定Ｎ
ｏ、又はＭＰＸ回路３の指定Ｎｏ、 、ビット４はＲｅ
ａｄかＷＲＩＴＥの指定で、ＲｅａｄのときはＡ／Ｄす
べさＭＰＸ回路３の８ｃｈの入力の１つをＲＡＭ Ｎ
ｏ、（ビット０〜３）の値で示し、タイミング・ジェネ
レータｚ内のラッチに記憶する。又、ＷＲＩＴＥのとき
はＤ／Ａ変換すべきＲＡＭＢ内のアドレスまたはラッチ
１７をＲＡＭ Ｎｏ、（ビットθ〜３）の値で示す。
ト０〜３は第１図のＲＡＭ６またはラッチ１７の指定Ｎ
ｏ、又はＭＰＸ回路３の指定Ｎｏ、 、ビット４はＲｅ
ａｄかＷＲＩＴＥの指定で、ＲｅａｄのときはＡ／Ｄす
べさＭＰＸ回路３の８ｃｈの入力の１つをＲＡＭ Ｎ
ｏ、（ビット０〜３）の値で示し、タイミング・ジェネ
レータｚ内のラッチに記憶する。又、ＷＲＩＴＥのとき
はＤ／Ａ変換すべきＲＡＭＢ内のアドレスまたはラッチ
１７をＲＡＭ Ｎｏ、（ビットθ〜３）の値で示す。
ビット５はＭＡ Ｉ Ｎ −ＰＷＭ、ＳＵＢ −ＰＷＭ
の各出力を出す出さないの指定で、ビット７は、ＣＰＵ
とタイミング・ジェネレータ間の交信のタイミング信号
で、例えばビット７を０から１にしたときにビット０〜
５のデータ及びレジスタＡＩＯのデータが有効になる。
の各出力を出す出さないの指定で、ビット７は、ＣＰＵ
とタイミング・ジェネレータ間の交信のタイミング信号
で、例えばビット７を０から１にしたときにビット０〜
５のデータ及びレジスタＡＩＯのデータが有効になる。
なお、ビット構成に於いてＲＡＭ Ｎｏ、をビットＯ
〜３の４ｂｉｔを割り振っているが、本実施例ではＲＡ
Ｍ６として５種、外部人力８ｃｈである為、実際には３
ｂｉｔで良い。
〜３の４ｂｉｔを割り振っているが、本実施例ではＲＡ
Ｍ６として５種、外部人力８ｃｈである為、実際には３
ｂｉｔで良い。
ＲＡＭ６またはラッチ１７内に各ＰＷＭの出力値を設定
するのは以下のような手順による。ＣＰＵは先ずレジス
タＡＩＯをアドレスし、セットしたい出力に対応するデ
ータを書き込む。次にレジスタＣをアドレスし、ビット
θ〜３にセットしたい出力のＲＡＭ Ｎｏ、、例えば
ＭＡ Ｉ Ｎ −ＰＷＭならＯ，ＳＵＢ−ＰＷＭＯなら
１といった値と、ｂｉｔ４をＷＲＩＴＥ状態にしてさら
にｂｉｔを０か６１にして書き込む。ＭＡ Ｉ Ｎ −
ＰＷＭを指定した場合すなわち０設定のときは、タイミ
ング・ジェネレータ２はセレクタ７の人力をレジスタＡ
側にし、かつ出力をラッチ１７側にして、さらにラッチ
１７にラッチパルスを出すことで、レジスタＡの値をラ
ッチ１７に取り込む。その後セレクタ７をＲＡＭ６側に
、ＲＡＭ６は本実施例では前述の様にシフトレジスタ構
成をとっている為にタイミング・ジェネレータ２はレジ
スタＣ１２のＲＡＭ Ｎｏ、を参照し、該当するＲＡ
ＭＮｏ、のデータがＤ／Ａ５に出力されると同時に通常
は演算器８を選択しているセレクタ７をレジスタＡ側に
して次のシフトクロックによりレジスタＡのデータをＲ
ＡＭ６に書き込む。セレクタ７は、前述のシフトクロッ
クが終了すると、再び演算器８側のデータを選択する。
するのは以下のような手順による。ＣＰＵは先ずレジス
タＡＩＯをアドレスし、セットしたい出力に対応するデ
ータを書き込む。次にレジスタＣをアドレスし、ビット
θ〜３にセットしたい出力のＲＡＭ Ｎｏ、、例えば
ＭＡ Ｉ Ｎ −ＰＷＭならＯ，ＳＵＢ−ＰＷＭＯなら
１といった値と、ｂｉｔ４をＷＲＩＴＥ状態にしてさら
にｂｉｔを０か６１にして書き込む。ＭＡ Ｉ Ｎ −
ＰＷＭを指定した場合すなわち０設定のときは、タイミ
ング・ジェネレータ２はセレクタ７の人力をレジスタＡ
側にし、かつ出力をラッチ１７側にして、さらにラッチ
１７にラッチパルスを出すことで、レジスタＡの値をラ
ッチ１７に取り込む。その後セレクタ７をＲＡＭ６側に
、ＲＡＭ６は本実施例では前述の様にシフトレジスタ構
成をとっている為にタイミング・ジェネレータ２はレジ
スタＣ１２のＲＡＭ Ｎｏ、を参照し、該当するＲＡ
ＭＮｏ、のデータがＤ／Ａ５に出力されると同時に通常
は演算器８を選択しているセレクタ７をレジスタＡ側に
して次のシフトクロックによりレジスタＡのデータをＲ
ＡＭ６に書き込む。セレクタ７は、前述のシフトクロッ
クが終了すると、再び演算器８側のデータを選択する。
ここで演算器８は、入力すなわちＲＡＭ６の出力をその
まま出力しセレクタ７の入力としている。
まま出力しセレクタ７の入力としている。
以上により各ＰＷＭ出力の設定値をＲＡＭ６内に設定す
ることができる。なお、前述のＭＡＩＮ −ＰＷＭのデ
ータ設定するとき、ＲＡＭ６のシフトクロックが非有効
の場合に限る。又、Ａ／Ｄ変換のアドレスを設定するの
に、ＣＰＵはレジスタＣをアドレスし、Ａ／Ｄ変換した
いチャンネルＮｏ、（０〜７）をビットＯ〜３（実際に
は０〜２）にセットし、ｂｉｔ４をＲｅａｄにして、さ
らにｂｉｔ７をＯから１にして書き込むと、タイミング
・ジェネレータ２内のラッチにレジスタＣのｂｉｔｏ〜
３の値をセットする。タイミング・ジェネレータ２はラ
ッチで示されるチャンネルＮｏ、をＡ／ｄ変換すべきタ
イミングのときに、ＭＰＸ回路３に与える。このとき演
算器８は、コンパレータ結果により決定されるべきｂｉ
ｔのデータを０か１にしてセレクタ７に出力する。演算
器８は最上位ビットから順番に１をセットして行き、前
述のコンパレータ動作を繰り返し、最下位ビットが確定
するまでＲＡＭ６のデータを書き換えて行く。そして最
下位ビットが確定した段階でタイミング・ジェネレータ
２はラッチパルスをレジスタＢに与え、Ａ／Ｄ変換デー
タとしてレジスタＢに格納し、再び最上位ビットから比
較動作を行う為に演算器８は最上位ビットのみ１にし、
その他のｂｉｔを０にしてセレクタ７を通してＲＡＭ６
に書き込む。ＣＰＵはレジスタＢをアドレスし読み出す
ことでＡ／Ｄ変換値を知ることが出来る。
ることができる。なお、前述のＭＡＩＮ −ＰＷＭのデ
ータ設定するとき、ＲＡＭ６のシフトクロックが非有効
の場合に限る。又、Ａ／Ｄ変換のアドレスを設定するの
に、ＣＰＵはレジスタＣをアドレスし、Ａ／Ｄ変換した
いチャンネルＮｏ、（０〜７）をビットＯ〜３（実際に
は０〜２）にセットし、ｂｉｔ４をＲｅａｄにして、さ
らにｂｉｔ７をＯから１にして書き込むと、タイミング
・ジェネレータ２内のラッチにレジスタＣのｂｉｔｏ〜
３の値をセットする。タイミング・ジェネレータ２はラ
ッチで示されるチャンネルＮｏ、をＡ／ｄ変換すべきタ
イミングのときに、ＭＰＸ回路３に与える。このとき演
算器８は、コンパレータ結果により決定されるべきｂｉ
ｔのデータを０か１にしてセレクタ７に出力する。演算
器８は最上位ビットから順番に１をセットして行き、前
述のコンパレータ動作を繰り返し、最下位ビットが確定
するまでＲＡＭ６のデータを書き換えて行く。そして最
下位ビットが確定した段階でタイミング・ジェネレータ
２はラッチパルスをレジスタＢに与え、Ａ／Ｄ変換デー
タとしてレジスタＢに格納し、再び最上位ビットから比
較動作を行う為に演算器８は最上位ビットのみ１にし、
その他のｂｉｔを０にしてセレクタ７を通してＲＡＭ６
に書き込む。ＣＰＵはレジスタＢをアドレスし読み出す
ことでＡ／Ｄ変換値を知ることが出来る。
第１１図は第４実施例のブロック図である。
本実施例では、高速のＡ／Ｄ変換が行われる。
第１２図はそのタイミングチャートの一例である。第２
実施例では、分解能７ｂｉｔのとき、変換時間７Ｔが必
要なのに対しく第６図参照）、本実施例では３．５Ｔで
変換できる。
実施例では、分解能７ｂｉｔのとき、変換時間７Ｔが必
要なのに対しく第６図参照）、本実施例では３．５Ｔで
変換できる。
更に高速のＡ／Ｄ変換が必要なときは、第１３図のタイ
ミングチャートの如く動作する。この例では、図示のと
おり７／４Ｔ’即ち７／３Ｔで変換できる。
ミングチャートの如く動作する。この例では、図示のと
おり７／４Ｔ’即ち７／３Ｔで変換できる。
以上説明したように、本発明では、マルチプレクサで選
択される外部人力の種類に応じて、マルチプレクサ、制
御信号生成手段、Ａ／Ｄ変換信号生成手段を動作させる
タイミングを適宜高速、低速に分けることにより、共通
の制御信号生成手段、Ａ／Ｄ変換信号生成手段より多数
の制御信号、Ａ／Ｄ変換信号を得ることができ、又、こ
のような構成、動作の制御装置を画像形成装置の各要素
と同一チップに集積しているので、チップ面積が小さく
でき、画像形成装置を低価格化できる。
択される外部人力の種類に応じて、マルチプレクサ、制
御信号生成手段、Ａ／Ｄ変換信号生成手段を動作させる
タイミングを適宜高速、低速に分けることにより、共通
の制御信号生成手段、Ａ／Ｄ変換信号生成手段より多数
の制御信号、Ａ／Ｄ変換信号を得ることができ、又、こ
のような構成、動作の制御装置を画像形成装置の各要素
と同一チップに集積しているので、チップ面積が小さく
でき、画像形成装置を低価格化できる。
第１図は本発明の第１実施例のブロック図、第２図は同
実施例のタイミングチャート、第３図は同実施例で用い
るコンパレータの回路図、第４図はＭＡ Ｉ Ｎ −Ｐ
ＷＭ回路のブロック図、第５図は第２実施例の構成図、
第６図はタイミング・ジェネレータのタイミングチャー
トＡ、第７図は５ＵＢＯの回路図、第８図はの５ＵＢＯ
の概念図、第９図は第３実施例の構成図、第１０図はレ
ジスタＣのビット構成図、第１１図は第４実施例のブロ
ック図、第１２図はタイミング・ジェネレータのタイミ
ングチャートＢ、第１３図はタイミング・ジェネレータ
のタイミングチャートＣである。 ３−・−マルチプレクサ（ＭＰＸ回路）９−−−−−−
ＭＡ Ｉ Ｎ −ＰＷＭ回路２０・−一アナログ入力端 ５１ ・−−−−ＣＰ Ｕコア
実施例のタイミングチャート、第３図は同実施例で用い
るコンパレータの回路図、第４図はＭＡ Ｉ Ｎ −Ｐ
ＷＭ回路のブロック図、第５図は第２実施例の構成図、
第６図はタイミング・ジェネレータのタイミングチャー
トＡ、第７図は５ＵＢＯの回路図、第８図はの５ＵＢＯ
の概念図、第９図は第３実施例の構成図、第１０図はレ
ジスタＣのビット構成図、第１１図は第４実施例のブロ
ック図、第１２図はタイミング・ジェネレータのタイミ
ングチャートＢ、第１３図はタイミング・ジェネレータ
のタイミングチャートＣである。 ３−・−マルチプレクサ（ＭＰＸ回路）９−−−−−−
ＭＡ Ｉ Ｎ −ＰＷＭ回路２０・−一アナログ入力端 ５１ ・−−−−ＣＰ Ｕコア
Claims (4)
- （１）複数のアナログ入力端と、複数の制御出力端と、
Ａ／Ｄ変換出力端と、該複数のアナログ入力端の一つを
選択するマルチプレクサと、該マルチプレクサの出力と
第１群の基準信号を比較して制御信号を生成しこれを該
複数の制御出力端の一つに出力する制御信号生成手段と
、該マルチプレクサの出力と第２群の基準信号を逐次比
較してＡ／Ｄ変換信号を生成しこれをＡ／Ｄ変換出力端
に出力するＡ／Ｄ変換信号生成手段と、該マルチプレク
サの出力の種類に対応して、該マルチプレクサ、制御信
号生成手段、Ａ／Ｄ変換信号生成手段を動作させるタイ
ミング速度を変えるタイミング手段とを備えていること
を特徴とする制御装置。 - （２）請求項１記載の制御装置における、複数の制御出
力端の一部又は全部にパルス幅変調回路を接続したこと
を特徴とする制御装置。 - （３）請求項１又は請求項２記載の制御装置における、
複数の制御出力端の一部又は全部に、制御素子の制御端
子を接続したことを特徴とする制御装置。 - （４）請求項１記載の制御装置を、画像形成装置の動作
を制御するマイクロプロセッサとメモリ、タイマ等のデ
ジタル回路と共に同一チップに集積したことを特徴とす
る制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148309A JP2973004B2 (ja) | 1988-06-17 | 1988-06-17 | 制御装置 |
| DE68929285T DE68929285T2 (de) | 1988-04-12 | 1989-04-11 | Steuerungsgerät |
| EP89106352A EP0337368B1 (en) | 1988-04-12 | 1989-04-11 | Controller |
| US07/925,425 US5414862A (en) | 1988-04-12 | 1992-08-10 | Apparatus for controlling a power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148309A JP2973004B2 (ja) | 1988-06-17 | 1988-06-17 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01316756A true JPH01316756A (ja) | 1989-12-21 |
| JP2973004B2 JP2973004B2 (ja) | 1999-11-08 |
Family
ID=15449907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148309A Expired - Lifetime JP2973004B2 (ja) | 1988-04-12 | 1988-06-17 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973004B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128563A (ja) * | 1983-01-13 | 1984-07-24 | Ricoh Co Ltd | 潜像担持体表面状態検知装置 |
| JPS61123860A (ja) * | 1984-11-21 | 1986-06-11 | Canon Inc | 複写機 |
| JPS6333668A (ja) * | 1987-04-27 | 1988-02-13 | Canon Inc | 診断機能を有する像形成装置 |
-
1988
- 1988-06-17 JP JP63148309A patent/JP2973004B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128563A (ja) * | 1983-01-13 | 1984-07-24 | Ricoh Co Ltd | 潜像担持体表面状態検知装置 |
| JPS61123860A (ja) * | 1984-11-21 | 1986-06-11 | Canon Inc | 複写機 |
| JPS6333668A (ja) * | 1987-04-27 | 1988-02-13 | Canon Inc | 診断機能を有する像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973004B2 (ja) | 1999-11-08 |
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