JPH0447401A

JPH0447401A - 自動制御装置

Info

Publication number: JPH0447401A
Application number: JP15261190A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-06-13
Filing date: 1990-06-13
Publication date: 1992-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野ン本発明は、電源の制御等に用いられる自動制御装置に関
するものである。

〔従来の技術〕

第５図に従来の自動制御装置全体のブロック号を示す。

本自動制御装置は、Ａ／Ｄ　（アナログ−ディジタル）
変換器としてのモードと、ＰＷＭ（ｐｕｌｓｅ　ｗｉｄ
ｔｈ　＋＊ｏｄｕｌａｔｉｏｎ）制御回路としてのモー
ドの２種類の動作モートがある。

第７図は第５図の各ブロックのタイミングを示すタイミ
ングチャートの例であり、第６図は第５図のチョッパ型
コンパレータ１３の構成を示す。

タイミングは、タイミングジェネレータ６により作られ
、各ブロックを駆動している。タイミングジェネレータ
６により比較値となる外部の検出データを人力するよう
に、マルチプレクサ（ＭＰＸ回路）１１を切換える。次
にコンパレータ１３のＳＷＩとＳＷ３をオン、ＳＷ２を
オフすることで、マルチプレクサ１１により選択された
入力値をコンパレータ１３へ入力する。同時にＤ／Ａ変
換のデータをＲＡ　Ｍ　（ｒａｎｄｏｍ−ａｃｃｅｓｓ
　ｍｅｍｏｒｙ）　８上のＤ／Ａ変換テーブルより選択
し、Ｄ／Ａ変換器１２にセットする。次にＳＷ２をオン
、ＳＷＩとＳＷ３をオフすることで、マルチプレクサ１
１により選択された人力値と比較基準のＤ／Ａ変換値を
比較して、結果はラッチ１４に保持する。高精度制御時
には前記ＳＷＩとＳＷ２のタイミングを交換する事によ
って実現できる。

第５図において、セレクタ７は通常演算器５の出力を人
力として選択し、ＲＡＭ８に出力している。サブＰＷＭ
回路１６，１７．１８は、それぞわの制ａｌａ力端子に
相当する外部の検出データとそれに対応するＤ／Ａ変換
値とのコンパレータ結果を、そのままバッファして出力
する回路である。

先ず、Ａ／Ｄ変換器としての動作を説明する。

マルチプレクサ１１で選択された入力アナログ値とＤ／
Ａ変換器１２による基準電圧をコンパレータ１３で比較
し、この結果を基に、人力と比較すべき次の基準電圧を
演算器５により決め、入力アナログ値と比較していく。

このような比較をＤ／Ａ変換器１２による基準電圧が、
人力アナログ値に最も近づくまで最上位ビットから最下
位ビットまでを演算器５により決定していき、全ビット
が確定したときに、Ａ／Ｄ変換値としてレジスタ３にラ
ッチされる。

次にＰＷＭｓｌＩｉ１回路としての動作を説明する。

マルチプレクサ１１を介した外部入力を、基準値となる
Ｄ／Ａ変換器１２の出力とコンパレータ１３で比較し、
比較した結果はラッチ１４に保持する。ラッチ１４の出
力のうち１つは、メインＰＷＭ回路１５に供給され、他
はサブＰＷＭ出力として出力バッファを介して外部に取
りだされる。自動制御装置とＣＰＵとのデータの受渡は
。

第５図の各レジスタ２，３．４　（レジスタＡ、レジス
タＢ、レシズタＣ）を介して行う。レジスタ２は、ＲＡ
Ｍ８のＤ／Ａ変換テーブル上に、データをセットするた
めのレジスタであり、レジスタ３は、Ａ／Ｄ変換の結果
をＣＰＵハス１上に読み出すためのレジスタであり、レ
ジスタ４は、Ａ／Ｄ　−Ｄ／Ａ変換動作等の状態設定と
ＲＡＭ８、マルチプレクサ１１．ラッチ１４なとの各ア
ドレス設定を行うレジスタである。

以上のように本自動制御装置は、Ａ／Ｄ変換器としての
動作モートとＰＷＭ制御回路としての動作モートの２種
類の動作モードを持つ装置である。

第８図に第５図のメインＰＷＭ回路１５のブロック図を
示す。前段のコンパレータ回路部では、マルチプレクサ
！１の入力をアナログコンパレータ１３てＤＡ変換器１
２による基準電圧とを比較し、その結果はラッチ１４に
保持されているか、メインＰＷＭ回路１５では、このラ
ッチ１４で保持ざわている結果をフリップフロップ５６
に入力する。入力されたコンパレータ１３の比較結果は
、フリップフロップ５６でクロック同期され、次段のア
ップダウンカウンタ５８のアップ／ダウン決定端子に人
力する。このときアップダウンカウンタ５８には、ＣＰ
Ｕバス１から４ビツトレジスタ５９を介しカウンタ５８
の初期値が人力される。初期値は、フリップフロップ５
６のアップ／ダウンの値にしたがいカウントアツプ又は
カウントダウンして、カウントの結果は、次段のアップ
カウンタ６１に送られる。送られたカウントの値は、ア
ップカウンタ６１のロード信号に同期して読み込まれ、
カウントが開始される。アップカウンタ６１の出力信号
はディジタルコンパレータ６３で、ＣＰＵバス１から４
ビツトレジスタ６４にセットされた値と比較され、比較
の結果は、ＰＷＭ出力として出力される。即ち、アップ
カウンタ６１の出力がレジスタ６４の出力より小さい間
、ディジタルコンパレータ６３はハイを出力し、それ以
外の期間はローを出力する。第８図では、アップカウン
タ６１の出力が７人力のアントゲートに供給されている
が、これはカウントの終ｒを検出するもので、その出力
は同期回路の出力とオア回路６０で論理和をとリアツブ
カウンタ６１のロード端子に人力され、アップカウンタ
６１はこの信号を基にアップダウンカウンタ５８のデー
タを読み込む。ここで、アップダウンカウンタ５８とア
ップカウンタ６１とディジタルコンパレータ６３は、７
ビツト構成で必要な精度を得ている。

第９図は、第５図に示す自動制御装置を電源制御に適用
した回路例を示す図である。

図において、６６は、メインＰＷＭ回路１５の出力であ
り、メイントランジスタ６７をドライブしトランス７２
の１次側を駆動して、２次側の出力端子？３，７４．７
６に所要の出力が得られる。第１番目の出力である出力
端子７３の出力は分圧されて信号６５としてフィードバ
ックされてマルチプレクサ１１の１つの入力になる。第
２番目の出力の低圧側出力端子７５は、一方を接地され
たコンデンサ８２の他方の端子に接続され、かつ、一方
をサブトランジスタ８０のコレクタに接続された抵抗７
９の他方の端子に接続される。サブトランジスタ８０の
エミッタは、一方の端子を接地された抵抗８１の他方の
端子に接続される。

サブＰＷＭ出力６９は、抵抗７７を介してサブトランジ
スタ８０のへ−スを駆動する。サブトランジスタ８０の
エミッタすなわち抵抗８１のハイ側は、フィードバック
信号７１としてマルチプレクサ１１の１つの人力になる
。なお、フィードバック信号６５．７１は、マルチプレ
クサ１１．コンパレータ１３等の動作範囲に入るよう適
宜分圧され、かつ、出力端子７３．７４の極性にしたが
い適当な抵抗てＶｃｃにプルアップするかＧｎｄにプル
ダウンされている。８３は、出力端子７５が過昇したと
きに、サブトランジスタ８０を保護するためのバリスタ
及び電流制限抵抗である。第３番目の出力である出力端
子７６の出力は、もう１つのサブＰＷＭ出力６８により
前述のサブトランジスタ８０の回路と同様の構成で制御
される。

以下に第９図の回路の動作を詳述する。なお説明を簡単
にするため、コンパレータ１３をオペアンプを用いた通
常のアナログコンパレータとして説明する。

先ずタイミングジェネレータ６は、マルチプレクサ１１
を駆動してフィードバック信号６５を人力に選択してコ
ンパレータ１３に入力する。同時に、セレクタ１０を駆
動してラッチ９（第５図参照）を選択しラッチ９のデー
タを読み出し、Ｄ／Ａ変換器１２に人力する。Ｄ／Ａ変
換器１２は、その人力のディジタルデータに従ったアナ
ログ電圧を発生してコンパレータ１３のもう一方の入力
とする。コンパレータ１３は前述のような動作によりマ
ルチプレクサ１１の出力とＤ／Ａ変換器１２の出力を比
較して、１１の出力〉１２の出力のときはハイを、その
逆のときはローを出力する。このとき、タイミングジェ
ネレータ６はメインＰＷＭ回路１５を制御するビットの
選択信号をラッチ１４に与えると同時に、ラッチ信号を
出力してコンパレータ１３のハイ／ロー出力をラッチす
る。ラッチ１４の出力は、メインＰＷＭ回路１５の入力
信号として、前述のようにメインＰＷＭ回路１５内のア
ップダウンカウンタのアップ／ダウン決定端子に供給さ
れ、この結果パルス幅変調されたメインＰＷＭ回路１５
の出力６６がメイントランジスタ６７をドライブし、出
力端子７３の出力を定電圧に制御する。これがメインＰ
ＷＭの動作である。

次にタイミングジェネレータ６は、フィードバック信号
７１を入力に選択するようにマルチプレクサ１１を駆動
してコンパレータ１３に人力する。同時にセレクタ７を
駆動してＲＡＭ８を選択し、さらにＲＡＭ８に出力端子
７４の出力の制御用設定値を格納しているアドレスを与
えて読み出しＤ／Ａ変換器１２に入力し、Ｄ／Ａ変換器
１２は、そのディジタル入力値をアナログ電圧に変換し
コンパレータ１３のもう一方の端子に人力する。コンパ
レータ１３は、前述と同様に両者を比較して、その大小
によりノλイ／ロー信号を発生してラッチ１４の人力と
し、ラッチ１４は、タイミングジェネレータ６の信号に
よりサブＰＷＭ出力６９に対応するビットを選択して比
較結果をラッチする。サブＰＷＭ出力６９は、サブトラ
ンジスタ８０を抵抗７７と片側を接地されたコンデンサ
７８とを介してドライブし、後述する動作を行う。これ
がサブＰＷＭＯすなわち５ＵＢＯの動作である。

次に前述のメインＰＷＭ動作を行う。

さらに、タイミングジェネレータ６は、フィードバック
信号７０を選択するようにマルチプレクサ１１を駆動し
コンパレータ１３に人力する。同時にセレクタ１０を駆
動しＲＡＭ８を選択するようにし、かつ、ＲＡＭ８に出
力端子７６の出力の制御用設定値を格納しているアドレ
スを与え読み出し、Ｄ／Ａ変換器１２に入力し、Ｄ／Ａ
変換器１２は、そのディジタル入力値をアナログ電圧に
変換しコンパレータ１３のもう一方の端子に入力する。

コンパレータ１３は、両者を比較しノＸイ／ロー信号を
発生しラッチ１４の入力とし、ラッチ１４は、タイミン
グジェネレータ６の信号によりサブＰＷＭ出力６８に対
応するビットを選択してラッチする。サブＰＷＭ出力６
８は、サブトランジスタ８０−１をドライブし、後述の
サブトランジスタ８０を含む回路と同様の動作を行う。

これがサブＰＷＭ１すなわち５ＵＢＩの動作である。

次に、メインＰＷＭ動作を行い、またその次には前述の
Ａ／Ｄ変換動作を行う。以上の動作を１周期として縁り
返す。

第１４図は以上の動作のタイミングチャートを示してい
る。前述のように、ＭＡＩＮ４ＳＵＢＯ→ＭＡＩＮ→５
ＵＢＩ→ＭＡＩＮ４Ａ／Ｄを１周期として縁り返し動作
し、この周期をＴとすると、サブＰＷＭ　（ＳＵＢＯ，
５ＵＢＩ）は周期Ｔ毎に、制御用設定値と出力値（フィ
ードバック信号）を比較してハイ／ローを選択するノ＼
ルス列となる。すなわち、ハイの期間がｎＴ、ローの期
間がｍＴ（ここでｎ、ｍは整数）である１＜）レス列に
なる。

さて、第９図の出力端子７４の出力は以下のようにして
安定化される。出力端子７４．７５間には、トランス７
２の１次側を出力端子７３からのフィードバック信号６
５にて制御しているため、出力端子７３の出力電圧に追
従した電圧が発生している。今出力端子７３の出力か定
常状態になっているとすると、出力端子７４．７５間は
ある定の電圧Ｖ。になっている。このとき出力端子７４
の出力制御の主要部分を抜き出して等価回路に書き直し
たのか第１０図である。第１０図で出力端子７４−Ｇｎ
ｄ間の出力電圧をＶｏｕｔ、負荷インピーダンスをＲＬ
とおいておく。

図の様な構成にすると、負荷ＲＬを流れる電流は、全て
トランス７２の２次巻線側を通り、サブトランジスタ８
０．抵抗８１を通過するため、抵抗８１の電圧は、負荷
ＲＬに流れる電流に比例した値になる。この値が信号７
１としてフィードバックされ、基準値と比較され、サブ
ＰＷＭ出力６９のパルス列になる様に動作する。その結
果本回路は定電流動作となる。

サブＰＷＭ出力６９のパルス列は、抵抗７７とコンデン
サ７８により構成される低域通過フィルりによりＤＣ電
圧に変換される。このＤＣ電圧をｖｄとしてまたサブト
ランジスタ８ｏを理想トランジスタだとすると、負荷Ｒ
，を流れる電流ｉ。

は、ｉｏ　＝　（Ｖｄ　ＶＢＥ）／抵抗８１の抵抗値と表わ
せる。

それ故、本回路は通常のシリ−ズレキュレータと同様の
動作を行い、これらの動作を概念図で示すと第１１図の
ようになる。なお、実際には、ｖｄには低域通過フィル
タで除去しきれないリップル分が重畳されており、ｉｏ
はリップル電流を含むことになる。そのために抵抗７９
．コンデンサ８２のフィルタで平滑することで安定した
出力にしている。

第１２図は、マイクロコンピュータ（ＣＰＵ）と周辺の
メモリ、タイマ等のディジタル回路と共に、第５図の回
路及び前述のメインＰＷＭを１回路及びサブＰＷＭを３
回路、同一チップ上に集積したコントローラの全体構成
図を示す。このチップにより、小型低速の複写機、プリ
ンタのシーケンス制御、電源制御等のほとんどの制御を
行えるか、それ以外の場合にはＩｌｌ用ＰＷＭ回路が不
足する場合か生しる。

コントローラの構成は、ＣＰＵコアを中心に、データメ
モリ、プログラムメモリ、割り込み制御等を内蔵するＣ
ＰＵ３７部８７と、周辺に低電圧時のスタンバイ機能を
含むリセット機能８３．プログラムの暴走を監視するた
めのウォッチ・ドグ・タイマ８４．ＣＰＵの情報を基に
ディジタル・アナログ変換を行うＤ／Ａ変換器５、また
、Ｄ／Ａ変換器５とコンパレータ回路１３によりアナロ
グ・ディジタル変換器として機能するＡ／Ｄ変換ブロッ
ク、Ｄ／Ａ変換器、Ａ／Ｄ変換ブロック及び各動作タイ
ミングをつかさどるＤ／Ａ　−Ａ／Ｄコントローラ８５
が配置される。

Ａ／Ｄ変換ブロックは、複数アナログ値をＡ／Ｄ変換す
るために、Ａ／Ｄ変換前段には、Ｄ／Ａ・Ａ／Ｄコント
ローラ８５の動作タイミングにより入力切換を行うマル
チプレクサ回路１１が内蔵される。

Ａ／Ｄ変換は、複写機の定着サーミスタ、コピー濃度調
整用ポリウム等の各種電圧読取のために用いる。Ｄ／Ａ
変換器は、複写機の蛍光灯調光制御、高圧制御等のＰＷ
Ｍ回路１５〜１８のコンパレータの基準電圧として用い
ている。

現像ＡＣバイアス用駆動パルス発生器は、ＣＰＵ内部ク
ロックを分周するために４ビット分周器８６と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器８２を用いている。

ＰＷＭ回路１５〜１８は前述のように、蛍光灯調光制御
、高圧電源、低圧電源の制御に用いるが、低圧電源の制
御にはディジタル７ビツト構成のメインＰＷＭ回路１５
を使用し、他の制御には、前記コンパレータ１３の出力
結果が直接ＰＷＭ出力となる構成となっているサブＰＷ
Ｍ回路１６〜１８を使用する。また、低圧電源制御のＰ
ＷＭ回路１５には、電源異常時のＰＷＭ出力瞬時シャッ
トダウン機能を持っており、その人力はコンパレータで
構成され、ある規定値を超えるとＰＷＭ出力は、ただち
にオフし、回路を保護し複写機の安全性を高めている。

コントローラには、他にポートとして、各種センサ情報
入力用やコピースタート、コピー枚数ノ設定など操作部
キースイッチ情報人力用の入力ポート９２、モータ、ヒ
ータ、ソレノイド等をコントロールする出力ポート９１
、表示用ＬＥＤドライブのための出力ポート８９などか
ある。

また工場、市場などで複写機の動作確認チエツクを行う
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ポート９０なども有すル、、第１２図にお
イテ、Ｄ／Ａ　　ｃ、ＮＴ８５は、第５図のタイミング
ジェネレータ６゜ＲＡＭ８．セレクタ７、演算器５．レ
ジスタ２〜４を含む。

ＣＰＵは、例えば以下に示すように、メインＰＷＭ、サ
ブＰＷＭの各出力を制御するべく各ブロックにデータを
セットする。第５図に示すレジスタ２．レジスタ３．レ
ジスタ４、また第８図に示す４ビットレジスタ５９，４
ビツトレジスタ６４は、例えばメモリマツブトＩ１０の
場合は各々独立のアドレスを付与され、またポートＩ１
０の場合も同様に各々独立のポート番号が付与される。

４ビットレジスタ５９．６４は、独立に設定できるため
、ＣＰＵは各レジスタをアドレスし、所定の値を設定す
ることでメインＰＷＭの動作を規定するパラメータを指
定する。

また、Ｄ／Ａ変換値すなわちサブの各ＰＷＭの設定値と
Ａ／Ｄ変換データを記憶するＲＡＭ８は例えばシフトレ
ジスタで構成され、また、メインＰＷＭの設定値はラッ
チ９に記憶され、以下に示す様にしてＣＰＵと交信する
。先ず第１３図にレジスタ４（第５図参照）のビット構
成を示す。

ビット０〜３は第５図のＲＡＭ８またはラッチ９の指定
Ｎｏ、または、マルチプレクサ１１の指定ＮＯ１、ビッ
ト４はＲｅａｄかＷＲＩＴＥの指定で、Ｒｅａｄのとき
はＡ／Ｄ変換すべきマルチプレクサ１１の８チヤンネル
の入力の１つをＲＡＭ　　Ｎｏ、（ビット０〜３）の値
で示し、タイミングジェネレータ６内のラッチに記憶す
る。又ＷＲＩＴＥのときはＤ／Ａ変換すべきＲＡＭＢ内
のアドレスまたはラッチ９をＲＡＭＮｏ、（ビット０〜
３）の値で示す。ビット５はメインＰＷＭ、サブＰＷＭ
の各出力を出す出さないの指定で、ビット７は、ＣＰＵ
とタイミングジェネレータ６間の交信のタイミング信号
で、例えばビット７を０から１にしたときに、ビット０
〜５のデータ及びレジスタ２のデータが有効になる。な
おビット構成に於いて、ＲＡＭ　　Ｎｏ、をビットＯ〜
３の４ビツトを割り振っているが、本回路では、ＲＡＭ
８として５種、外部入力８チヤンネルであるため、実際
には３ビツトで良い。

ＲＡＭ８またはラッチ９内に各ＰＷＭの出力値を設定す
るのは、以下のような手順による。ＣＰＵは、先ずレジ
スタ２をアドレスし、セットしたいＰＷＭの制御データ
を書き込む。次にレジスタ４をアドレスし、ビット０〜
３にセットしたい出力のＲＡＭ　　Ｎｏ、例えばメイン
ＰＷＭなら０９ＳＵＢ　　ＰＷＭＯなら１といった値と
、ビット４をＷＲＩＴＥ状態にしてさらにビット７を０
から１にして書き込む。メインＰＷＭを指定した場合、
すなわち０設定のときは、タイミングジェネレータ６は
セレクタ７の入力をレジスタ２側にし、かつ出力をラッ
チ９側にして、さらにラッチ９にラッチパルスを出すこ
とで、レジスタ２の値をラッチ９に取り込む。その後セ
レクタ７をＲＡＭａ側にする。ＲＡＭ８は本回路では、
前述の様にシフトレジスタ構成をとっているために、タ
イミングジェネレータ６は、レジスタ４のＲＡＭ　　Ｎ
ｏ、を参照し骸当するＲＡＭ　　Ｎｏ。

のデータがＤ／Ａ変換器１２に出力されると同時に通常
は演算器５を選択しているセレクタ７をレジスタ２側に
して、次のシフトクロックによりレジスタ２のデータを
ＲＡＭ８に書き込む。セレクタ７は前述のシフトクロッ
クが軒下すると、再び演算器５側のデータを選択する。

ここで演算器５は、入力すなわちＲＡＭ８の出力をその
まま出力しセレクタ７の入力としている。

以上により各ＰＷＭ出力の設定値をＲＡＭａ内に設定す
ることが出来る。なお、前述のメインＰＷＭのデータ設
定するとき、ＲＡＭ８のシフトクロックか非存効の場合
に限る。又、Ａ／Ｄ変換のアドレスを設定するには、Ｃ
ＰＵはレジスタ４をアドレスし、Ａ／Ｄ変換したいチャ
ンネルＮｏ、（０〜７）をヒツト０〜３（実際には０〜
２）にセットし、ビット４をｒｅａｄにしてさらにビッ
ト７を０か６１にして書き込むと、タイミングジェネレ
ータ６内のラッチにレジスタ４のビット０〜３の値をセ
ットする。タイミンクジェネレータ６はそのラッチて示
されるチャンネルＮｏ、をＡ／Ｄ変換すべきタイミング
のときにマルチプレクサ１１に与える。このとき演算器
５はコンパレータ結果により決定されるへきビットのデ
ータを０から１にしてセレクタ７に出力する。

演算器５は最上位ヒツトから順番に１をセットしていき
、前述のコンパレート動作を綬り返し、最下位ビットか
確定するまでＲＡＭ８のデータを書き換えていく。そし
て最下位ビットが確定した段階でタイミングジェネレー
タ６はラッチパルスをレジスタ３に与え、演算器５のデ
ータをＡ／Ｄ変換データとしてレジスタ３に格納し、再
び最上位ビットから比較動作を行うために演算器５は、
最上位ビットのみ１にし、その他のビットを０にしてセ
レクタ７を通してＲＡＭ８に書き込む。

ＣＰＵはレジスタ３をアドレスし読み出すことでＡ／Ｄ
変換値を知ることが出来る。

（発明が解決しようとする課題〕以上説明したように、従来例では、アップダウンカウン
タを用いた高精度のＰＷＭ回路（メインＰＷＭ）の制御
には、例えば第１４図、第１５図に示すように、他の各
々の制御回路の制御に要する単位時間当りの比較回数即
ち比較頻度の３，４倍の密度の比較回数が割当てられて
いた。

しかもこれら比較制御のタイミングは一義的に決まって
おり変更が不能であった。そのため以下の様な問題かあ
った。

ａ、高精度の制御が不要な制御対象を制御する様な場合
に、前述の様な高精度の制御は無駄となる。

ｂ、従来の場合、被制御対象を増やしたい場合制御に必
要なだけのコンパレータのタイミングが不足する。

ｃ、用途によりメインＰＷＭが必要でなく、サブＰＷＭ
が必要となる場合があり、その様な場合のＰＷＭ回路の
切換えの自由度のない。

本発明は、このような事情に鑑みてなされたもので、“
制御出力の数”及び／又は“制御精度”の変更できる自
動制御装置を提供することを目的とするものである。

〔課題を解決するための手段〕

前記目的を達成するため、本発明では自動制御装置をつ
ぎの（１）〜（４）のとおりに構成するものである。

（１）つぎのａ　”−ｃの構成要素を備えた自動制御装
置。

ａ、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。

ｂ、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。

ｃ、前記比較操作による比較出力の一部を、フラグに応
じて、通常の出力ポート又はＩ１０ポートに出力させる
か出力させないかを切り換える切換手段。

（２）つきのａ　−ｃの構成要素を備えた自動制御装置
。

ｂ、誼記比較手段の比較操作を時分割で実行させるタイ
ミング手段。

ｃ、前記比較手段で比較される信号のタイプを、フラグ
に応じて、比較頻度の高い第１のタイプと比較頻度の低
い第２のタイプの組合せか、第２のタイプ同志の組合せ
に切り換える切換手段。

（３）つきのａ　”−’　ｃの構成要素を備えた自動制
御装置。

Ｃ２前記比較手段で比較される第１のタイプの信号の比
較頻度と、第２のタイプの信号の比較頻度とを、フラグ
に応じて、任意に変更する変更手段。

（４）１チップ上に、少くともｃｐｕ、メモリＤ／Ａ変
換器、コンパレータ、セレクタ、ラッチを集積した自動
制御装置であって、前記メモリは、Ａ／Ｄ変換、自動制
御のチャンネル数の変更のプログラム及び各チャンネル
へ割り当てる時分割の時間比率を切換えるプログラムが
記憶されたものである自動制御装置。

〔作用）前記（２）、（４）の構成によれば、制御出力の数が制
御でき、前記（１）、（３）、（４）の構成によれば制
ａｌｌ蹟度が変更できる。

〔実施例〕

以下本発明を実施例により詳しく説明する。

第１図は本発明の第１実施例である“自動制御装置”の
ブロック図である。第５図の従来例に対する箇所には同
一の符号を付けここでの説明を省略する。

第５図に追加されている部分について説明する。、２４
は、制御用のフラグでＤフリップフロップで構成されて
いる。そのＤ入力端子には信号ライン２４−１を通しＣ
ＰＵからフラグセット信号が人力されており、そのクロ
ック入力端子には、ＣＰＵからフラグストロボ信号が信
号ライン２４−２を通し人力されている。そのＱ出力端
子は信号線２４−３を通じマルチプレクサ２５のコント
ロール信号入力端子に接続されている。このマルチプレ
クサ２５の一方の入力端子には、ラッチ１４の出力にお
ける、メインＰＷＭ回路１５のアップダウンカウンタの
アップ／ダウン決定端子に接続されている信号線２５−
１が接続され、他方の入力端子には、通常のディジタル
データを出力ポートに出力するためのデータを蓄える、
出力用ラッチ２６の出力端子に接続しているノズスライ
ン２６−２のうちの１本の信号線２５−２力≦接続され
ている。マルチプレクサ２５の出力ライン２５−３は、
マルチプレクサ２５を通らぬｙ＜スライン２６−２上の
他の３本の信号ライン２６−３とともに出力ポート２５
−４に接続される。

次に動作について説明する。フラグであるフリップフロ
ップ２４のＱ出力端子が０のときは、マルチプレクサ２
５は、信号線２５〜２上の信号を信号線２５−３上に出
力する様に動作し、信号線２６−３上の信号とともに出
力ポート２５−４に出力される。次にＣＰＵが信号線２
４−１に１のフラグ信号を与え、信号線２４−２にスト
ロボ信号を印加すると、Ｄフリップフロップ２４のＱ出
力か０から１に反転し、マルチプレクサ２５は、信号線
２５−１上の信号が信号線２５−３上に出力する様に動
作し、信号＠２６−３上の信号とともに出力ポート２５
−４に出力される。他の動作に関しては、第５図の従来
例と同一である。

以上説明したように、本実施例によれば、メインＰＷＭ
１５へのアップ／ダウンデータを直接ポート出力する事
か可能となるため、以下のメリットが生じる。

ａ、メインＰＷＭ制御中の制御状態をポートより確認て
き、異常状態等の判定ができる。又、テスト時にも状態
判定が容易である。

ｂ、オフタイム又はオンタイム一定のＰＷＭ制御が必要
でなく、オンオフ制御が有効な制御のとき、そのオンオ
フ制御用の制御データとしてアップタウンデータを用い
る事ができる。

第２図は本発明の第２実施例である“自動制御装置”の
ブロック図である。図において、２８−１がディジタル
信号・アナログ信号兼用ポートの４個の入力端子である
。入力端子２８−１に入力されたアナログ信号は、２７
のアナログスイッチ及び２８の波形整形回路の入力端子
に供給される。アナログスイッチ２７のコントロール信
号入力端子は、信号線２４−３を介してフラグ２４のＱ
出力端子に接続されている。フラグ２４の説明は、第１
実施例と同しなので省略する。アナログスイッチ２７の
出力端子群は、パスライン２７−２を介しハスライン１
１−１を経てマルチプレクサ１１の信号入力端子に接続
されている。波形整形回路２８の出力端子は、２９のラ
ッチの入力端子に接続されている。ラッチ２９の出力端
子は、ＣＰＵバス１に接続されている。ラッチ２９は、
信号ライン２９−１を通しコントロール信号がそのコン
トロール信号入力端子に入力される。その信号かローの
とき出力がハイインピーダンスになり、ハイのとき入力
信号をラッチしＣＰＵバス１上に入力端子２８−１のデ
ィジタル信号を出力する。さて、フラグ２４のＱ出力端
子は、信号線２４−３を介して、第１実施例に対しさら
にマルチプレクサ１１及びラッチ１４の制御信号入力端
子に接続され、又マルチプレクサ２５及びタイミングジ
ェネレータ６の制御信号入力端子にも接続している。ラ
ッチ１４は従来例の５個から９個となっており、増設さ
れた４個のラッチの出力端子がパスライン１４−５を介
してマルチプレクサ２５の一方の入力端子群に接続され
てし）る。

フラグ２４のＱ出力が１のとき、ラッチ１４のラッチ出
力端子１４−１〜１４−４は、マルチプレクサ２５を介
して出力ポート２５−４に接続される。フラグ２４のＱ
出力が０のとき、出力ポート２５−４は信号線２６−２
を介し出力用ラッチ２６の出力端子に接続される。ＣＰ
Ｕバス１がバス２６−１を通して出力用ラッチ２６の入
力端子に接続されていて、出力用ラッチ２６は、出力ポ
ート２５−４のためのバッファとなっている。

ラッチ１４の入力端子は、全て増設されたラッチも含め
従来入力端子が接続されていた信号線に接続されている
。又、ＲＡＭ８は７ビツト×８のＲＡＭである。ＲＡＭ
制御タイミングは従来方法を拡張しタイミングジェネレ
ータ６が行うものとする。

次に動作について説明する。フラグ２４のＱ出力がＯの
ときは、増設されてポートの動作をのぞき、第５図の従
来例と同じ動作を行う。その場合５人カポート２８−１
は、ディジタルータとして作用し、その入力信号は波形
整形回路２８で整形されラッチ２９にディジタル信号と
して入力される。そしてポートコントロール信号線２９
−１に１の信号が加わると、ラッチ２９でラッチされた
ディジタルデータかＣＰＵバス１上に転送される。マル
チプレクサ２５は、信号バス２６−２上の信号を信号バ
ス２５−３を通し出力ポート（Ｉ／Ｏポートを出力ポー
トとしてセットした場合でも可）２５−４へ出力する様
に動作し、出力用ラッチ２６にセットされたデータを出
力ポート２５−４上へ出力する通常のポート出力機能か
生じる種動作する。

次に、フラグ２４のＱ出力端子が１のときの動作につい
て説明する。先ず入力端子２８−１に加わったアナログ
信号が、アナログスイッチ２７を通じてアナログバス２
７−２上に出力され、１２チヤンネルのアナログバス１
１−１を介してマルチプレクサ１１の入力端子に供給さ
れ、一方、ラッチ１４の増設された４個のラッチの出力
が、パスライン１４−５．マルチプレクサ２５を通じて
出力ポート２５−４にディジタルデータとしで出力でき
る様な回路が構成される。

第９図の従来例では、サブＰＷＭの制御が２回路の場合
であったが、本実施例では、サブＰＷＭの制御を第５図
の従来例のように３回路の場合に拡張したものを、さら
に４回路分フラグ制御で増設可能な構成となっている。

その増設分の比較データを入力するため、従来７ビツト
×４の構成のＲＡＭ８を７ビツト×８の構成に変更して
いる。データ設定の仕方は従来例と同様に行えば良い。

すなわち、レジスタ４のθ〜３の４ビツトを用いる事に
より、ＲＡＭアドレスは１６アドレス分可能となる。そ
れで８アドレスを例えば０から７で割りつける。そして
それぞれの入力に対応した制御データをそれに対応した
ＲＡＭ８のアドレスに書き込む。入力端子２８−１に加
わるフィードバック信号は、従来例のメインＰＷＭの比
較のタイミングで、コンパレータ１３において、信号線
２８−１−１．２８−１−２．２８−１−３゜２８−１
−４の各信号順で順次、ＲＡＭ５上のそれに対応する比
較データと比較される。すなわち、セレクタ１０は、従
来例におけるラッチ９のセレクトタイミングにもＲＡＭ
８の出力端子に接続されたままとなり、そのタイミング
に同期して信号線２８−１−１．２８−１−２．２８−
１−３．２８−１−４のフィードバック信号に対する各
基準信号がＲＡＭ８のアドレスをアクセスすることによ
って読み出される様、タイミングジェネレータ６がセレ
クタ１０．ＲＡＭ８を制御する。

と同時にマルチプレクサ１１もその各々の制御すべきフ
ィードバック信号の入力端子かコンパレータ１３のＳＷ
Ｉ側の端子に接続するよう制御される。そのコンパレー
ト結果か順次ラッチ１４の出力データを変化させる。す
なわち、信号＠２Ｂ−１−１のフィードバック信号の比
較結果は、ラッチ１４の出力端子１４−１に出力され、
信号線１４−５．マルチプレクサ２５を通し、出力ポー
ト２５−４の１ビツト目に出力される。同様に、信号線
２８−１−２のフィードバック信号の比較結果は、ラッ
チ１４の出力端子１４−２に出力され、信号線１４−５
．マルチプレクサ２５を通し、出力ポート２５−４の２
ビツト目に出力される。同様に信号線２Ｂ−１−３のフ
ィードバック信号の比較結果は、出力ポート２５−４の
３ビツト目に出力される。同様に信号線２８−１−４の
フィードバック信号の比較結果は、出力ポート２５−４
の４ビツト目に出力される。

このようにして５あらかしめＲＡＭ８に設定したデータ
と、通常は人カポート、出カポート。

Ｉ／Ｏポートとして使用していたポート２８−１を用い
、ＰＷＭ制御回路（ＳＵＢＰＷＭに相当する）をフラグ
設定する事によって増設可能となる。

コンパレータ１３０制御タイミングは、従来例と同じで
ある。第１５図にサブＰＷＭ３回路使用の従来例におけ
るコンパレータタイムチャートを示す。本実施例の同様
なタイムチャートを第１６図に示す。第１６図において
、５ＵＢＯＡ。

５ＵＢＩＡ、５ＵＢ２Ａ、５ＵＢ３Ａは、それぞれラッ
チ１４の出力端子１４−１〜１４−４の出力データを比
較制御データとして用いる、増設されたサブＰＷＭ回路
に対応するコンパレータ１３の制御タイミングを示す。

以上説明したように、本実施例によれば、フラグ２４に
応じて、メインＰＷＭ回路１５への出力のかわりに、既
設のサブＰＷＭ回路１６，１７゜１８への出力と同等の
制御のできるＰＷＭ出力が４回路分増設できるため、制
御回路の多い電源制御への適用か可能となる。また、本
実施例装置を、第１２図のコントローラのようにＣＰＵ
等と共に１チップ上に集積したＩＣでは、用途が増し量
産効果によりコストが下がる。

第３図は本発明の第３実施例である“自動制御装置”の
ブロック図である。本実施例は、第２実施例に、さらに
タイミングジェネレータ６のタイミング変更用フラグ３
０を付加したものである。

以下、第２実施例と異る部分のみを説明し、その他の部
分の説明は省略する。フラグ３０のＤ入力端子にはフラ
グコントロール信号線３０−１が接続されており、クロ
ック入力端子には当該フラグのアドレスを含んだフラグ
用ストロボ信号線３０−２が接続されている。又、Ｑ出
力端子は信号線３０−３を介しタイミングジェネレータ
６のタイミング変更制御信号入力端子に接続されている
。

次に動作について説明する。フラグ３ｏは、ＣＰＵか信
号線３０−１上にセットデータをのせ、（ｇ分線３０−
２１：にストロボ信号を加える事によって制御される。

ｃＰＵがフラグ３ｏに０を設定したときは、自動制御装
置は第２実施例の通りに動作する。ＣＰＵかフラグ３ｏ
に１を設定したときは、タイミンクジェネレータ６は第
１６図にボしたタイミングを第１７図に示したタイミン
グに変更できる。すなわち、サブＰＷＭ回路５ＵＢＩＡ
、５ＵＢ３Ａを制御するタイミングをメインＰＷＭ回路
１５を制御するタイミングにできる様、タイミングジェ
ネレータ６の生成するタイミングを切りかえ、セレクタ
１０が５ＬＩＢＩＡと５ＵＢ３Ａを制御するタイミング
で、ラッチ９の出力かＤ／Ａ変換器１２に供給できるよ
うにし、又そのタイミングでマルチプレクサ１１がメイ
ンＰＷＭ回路１５のフィードバックデータを選択できる
様にする。又、ラッチ１４にも、そのタイミングでコン
バレ〜り１３のコンパレータ結果をメインＰＷＭ回路１
５制御用ラッチにラッチできる信号かタイミンクジェネ
レータ６から入力されるものとする。なお、基本的な個
々のブロックのシーケンスは、従来例と同じく第７図て
示したものとする。

以上説明したように、本実施例ては、メインＰＷＭ回路
１５の制御蹟度を下げても、サブＰＷＭ回路の数を増や
したいときに有効である。

第４図は、本発明の第４実施例である“自動制御装置”
のブロック図である。本実施例は、第３実施例に、さら
に可変クロック信号生成回路３２とアントケート３１を
付加したものである。

ＡＮＤケート３１の出力端子は、信号ライン３１−１を
介してタイミングジェネレータ６のタイミング変更制御
信号入力端子に接続されている。ＡＮＤケート３１の一
方の入力端子は信号線３０−３を介してフラグ３０であ
るＤフリップフロップのＱ出力端子に接続され、他方の
入力端子は信号線３２−２を介して可変クロック信号生
成回路３２の出力端子に接続されている。なお、可変ク
ロック信号生成回路３２は、ＣＰＵが、制御に必要な波
形をプログラムできりかえ、信号線３２−２に出力でき
るものとする。可変クロック信号生成回路３２は、又ｃ
ｐｕのバス信号入力端子３２−１を有し、ＣＰＵバスに
接続している。

次に動作について説明する。フラグ３０のＱ出力が０の
ときは、第２実施例と同じ動作をする。

フラグ３０が１の出力を、又可変クロック信号生成回路
３２が１の出力信号をアンドゲート３１に出力した場合
には、第３実施例におけると同じ動作をする。次にＣＰ
Ｕが信号線３２−２上に第１８図に示す周期Ｔ、デユー
ティ５０％のクロック信号を出力させたとする。この場
合、タイミングジェネレータ６の出力信号は、制御状態
を周期Ｔの途中で第１６図に示すタイムチャートの状態
から、第１７図に示すタイムチャートの状態に変化する
。この事によって、メインＰＷＭの制御精度をおとし、
サブＰＷＭを制御する回路を増加することが可能となる
。これか第１９図に示すタイミングでの制御である。ク
ロックの位相を第２０図の様に変える事によって第２１
図に示すタイミングての制御も可能となる。又、フラグ
３０及び可変クロック生成回路３２は、ＣＰＵからの人
力条件に応じて、その制御タイミングを自由に変更する
事が可能なものとする。よって、フラグ３０の出力が０
のとき第１６図のタイミングを、フラグ３０の出力が１
で可変クロック生成回路３２の出力か１のとき第１７図
のタイミングを、フラグ３０か１で可変クロック生成回
路３２の出力位相により第１９図又は第２１図のタイミ
ングが得られる。

このようにして、本実施例によれば、メインＰＷＭ、サ
ブＰＷＭの制御精度を任意に制御でき、又、サブＰＷＭ
回路の数も第２実施例又は第３実施例と同様に増やすこ
とができる。

〔発明の効果〕

以上説明したように、本発明によれば、制御出力数及び
／又は制御精度か変更でき、多用途に応用可能となり、
ＣＰＵ等と共に１チップ上に集積したＬＳＩは回路を変
更せず同一チップを利用可能となるため、量産効果によ
るコスト低下が期待できる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は本発明の第３
実施例のブロック図、第４図は本発明の第４実施例のブ
ロック図、第５図は従来の自動制御装置全体のブロック
図、第６図は第５図のチョッパ型コンパレータの回路図
、第７図は第５図の各部のタイミングチャート、第８図
はメインＰＷＭのブロック図、第９図は第５図の装置を
電源制御に適用した回路例を示す図、第１０図、第１１
図は第９図の回路の動作説明図、第１２図はコントロー
ラの全体構成図、第１３図はレジスタ４のビット構成を
示す図、第１４図は第９図に示す回路におけるコンパレ
ータのタイミングを示す図、第１５図は箪５図に示す従
来例におけるコンパレータのタイミングを示す図、第１
６図は第２実施例におけるコンパレータのタイミングの
１例を示す図、第１７図は第３実施例におけるコンパレ
ータのタイミングの１例を示す図、第１８図は第４実施
例のり変クロック信号生成回路３２の出力の１例を示す
図、第１９図は第１８図の例によるコンパレータのタイ
ミングを示す図、第２０図は可変クロック信号生成回路
の出力の他の例を示す図、第２１図は第２０図の例によ
るコンパレータのタイミングを示す図である。６・・・・−・タイミングジェネレータ１３＝−−−・
コンパレータ２４・・・・・・フラグ２５・・・・・・マルチプレクサ

Claims

【特許請求の範囲】

（１）つぎのａ〜ｃの構成要素を備えたことを特徴とす
る自動制御装置。ａ、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。ｂ、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。ｃ、前記比較操作による比較出力の一部を、フラグに応
じて、通常の出力ポート又はＩ／Ｏポートに出力させる
か出力させないかを切り換える切換手段。
（２）つぎのａ〜ｃの構成要素を備えたことを特徴とす
る自動制御装置。ａ、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。ｂ、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。ｃ、前記比較手段で比較される信号のタイプを、フラグ
に応じて、比較頻度の高い第１のタイプと比較頻度の低
い第２のタイプの組合せか、第２のタイプ同志の組合せ
に切り換える切換手段。
（３）つぎのａ〜ｃの構成要素を備えたことを特徴とす
る自動制御装置。ａ、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。ｂ、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。ｃ、前記比較手段で比較される第１のタイプの信号の比
較頻度と、第２のタイプの信号の比較頻度とを、フラグ
に応じて、任意に変更する変更手段。
（４）１チップ上に、少くともＣＰＵ、メモリ、Ｄ／Ａ
変換器、コンパレータ、セレクタ、ラッチを集積した自
動制御装置であって、前記メモリは、Ａ／Ｄ変換、自動
制御のチャンネル数の変更のプログラム及び各チャンネ
ルへ割り当てる時分割の時間比率を切換えるプログラム
が記憶されているものであることを特徴とする自動制御
装置。