JPH02176672A - 画像形成装置用制御装置 - Google Patents
画像形成装置用制御装置Info
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- JPH02176672A JPH02176672A JP63329019A JP32901988A JPH02176672A JP H02176672 A JPH02176672 A JP H02176672A JP 63329019 A JP63329019 A JP 63329019A JP 32901988 A JP32901988 A JP 32901988A JP H02176672 A JPH02176672 A JP H02176672A
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- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複写機、プリンタ等の画像形成装置に用いら
れる制御装置に関するものである。
れる制御装置に関するものである。
従来、複写機、プリンタ等の画像形成装置の制御装置は
、モータ、ソレノイド等の負荷、低圧・露光・帯電用電
源のオン・オフを制御するシーケンスコントローラ回路
や、低圧・露光・帯電用電源回路とは、全く別のボード
に形成されていた。
、モータ、ソレノイド等の負荷、低圧・露光・帯電用電
源のオン・オフを制御するシーケンスコントローラ回路
や、低圧・露光・帯電用電源回路とは、全く別のボード
に形成されていた。
又シーケンスコントローラ回路及び電源回路等の制御回
路を同一チップ上に形成することも提案されていた。
路を同一チップ上に形成することも提案されていた。
しかしながら、同一チップ上に、シーケンスコントロー
ラ回路及び電源回路等の制御装置を形成した場合におい
ては、例えば、該制御装置がある設定値に対し予想され
る出力値を示さないとき、チップの不良と判断するか、
或は設定値の変更を行いチップの良否を判別しており、
後者の場合、ある程度判別できたとしても操作がめんど
うで時間も長くかかっていた。
ラ回路及び電源回路等の制御装置を形成した場合におい
ては、例えば、該制御装置がある設定値に対し予想され
る出力値を示さないとき、チップの不良と判断するか、
或は設定値の変更を行いチップの良否を判別しており、
後者の場合、ある程度判別できたとしても操作がめんど
うで時間も長くかかっていた。
本発明は、このような事情のもとでなされたもので、チ
ップの動作の確認が容易にできる画像形成装置用制御装
置を提供することを目的とするものである。
ップの動作の確認が容易にできる画像形成装置用制御装
置を提供することを目的とするものである。
本発明は、前記目的を達成するため、画像形成装置用制
御装置につぎのａ ”−ｃの構成要素を備えるようにす
るものである。
御装置につぎのａ ”−ｃの構成要素を備えるようにす
るものである。
ａ、同一チップに集積された、ＣＰＵと周辺デジタル回
路、スイッチングレギュレータ、帯電・露光・現像等の
各種電源の制御回路、Ｄ／Ａコンバータ、アナログマル
チプレクサ等のアナログ回路。
路、スイッチングレギュレータ、帯電・露光・現像等の
各種電源の制御回路、Ｄ／Ａコンバータ、アナログマル
チプレクサ等のアナログ回路。
ｂ、前記チップに設けられたテスト端子、デジタルポー
ト及びアナログポート。
ト及びアナログポート。
Ｃ１前記テスト端子が一方の論理レベルのとき、前記チ
ップに集積されたＣＰＵ及び各回路に通常の動作を実行
させ、該テスト端子が他方の論理レベルのとき、該チッ
プ内のデジタル信号の一部を前記デジタルポートへ出力
し、該チップ内のアナログ信号の一部を前記アナログボ
ートへ出力させる手段。
ップに集積されたＣＰＵ及び各回路に通常の動作を実行
させ、該テスト端子が他方の論理レベルのとき、該チッ
プ内のデジタル信号の一部を前記デジタルポートへ出力
し、該チップ内のアナログ信号の一部を前記アナログボ
ートへ出力させる手段。
前記構成により、画像形成装置用制御装置を構成するチ
ップにおいて、その内部信号をボートへ直接取り出すこ
とができる。
ップにおいて、その内部信号をボートへ直接取り出すこ
とができる。
以下本発明を実施例により説明する。
第２図は、本発明の一実施例である「複写機用制御装置
」のブロック図である。
」のブロック図である。
本制御装置は、図示のように、マイクロコンピュータと
周辺のメモリ、タイマ等のデジタル回路と共に、Ｄ／Ａ
コンバータ、コンパレータ等のアナログ回路、さらにパ
ルス幅変調（ＰＷＭ ：Ｐｕ１ｓｅ ｗｉｄｔｈ ｍｏ
ｄｕｌａｔｉｏｎ）回路としてＭＡ Ｉ ＮＰＷＭ回路
１回路、ＳＵＢ ＰＷＭ回路３回路が同一チップ上に
集積されていて、複写機、プリンタのシーケンス制御、
電源制御等のほとんどの制御機能が本チップに集約され
ている。
周辺のメモリ、タイマ等のデジタル回路と共に、Ｄ／Ａ
コンバータ、コンパレータ等のアナログ回路、さらにパ
ルス幅変調（ＰＷＭ ：Ｐｕ１ｓｅ ｗｉｄｔｈ ｍｏ
ｄｕｌａｔｉｏｎ）回路としてＭＡ Ｉ ＮＰＷＭ回路
１回路、ＳＵＢ ＰＷＭ回路３回路が同一チップ上に
集積されていて、複写機、プリンタのシーケンス制御、
電源制御等のほとんどの制御機能が本チップに集約され
ている。
本制御装置には、ＣＰＵコア（にＰＵ に０ＲＥ）を中
心にＤＡＴＡ ＭＥＭＯＲＹ、ＰＲＯＧＲＡＭ ＭＥＭ
ＯＲＹ、ＩＮＴＥＲＲＩＩＰＴＣＯＮＴＲＯＬ等を内蔵
するＣＰＵコア部１と、リセット機能２、プログラムの
暴走を監視するためのウォッチ ドッグ タイマ（ＷＡ
Ｔ（：ＨＤＯＧ ＴＩＭＥＲ）３、ＣＰＵの情報をもと
にデジタル・アナログ変換を行うべきデータを格納する
７ｂｉｔラツチ２１〜２４、Ｄ／Ａコンバータ４、また
、Ｄ／Ａコンバータ４とコンパレータ回路５と共に用い
、アナログ・デジタル変換器として機能するＡ／Ｄコン
トローラ６、Ｄ／Ａコンバータ、Ａ／Ｄコントローラ等
の動作タイミングをつかさどるタイミングコントローラ
９、さらに、アナログポート５１〜５８の複数アナログ
値をコンパレータ５の一方の入力とするためのアナログ
マルチプレクサ回路（ＭＰＸ回路）８等が内蔵される。
心にＤＡＴＡ ＭＥＭＯＲＹ、ＰＲＯＧＲＡＭ ＭＥＭ
ＯＲＹ、ＩＮＴＥＲＲＩＩＰＴＣＯＮＴＲＯＬ等を内蔵
するＣＰＵコア部１と、リセット機能２、プログラムの
暴走を監視するためのウォッチ ドッグ タイマ（ＷＡ
Ｔ（：ＨＤＯＧ ＴＩＭＥＲ）３、ＣＰＵの情報をもと
にデジタル・アナログ変換を行うべきデータを格納する
７ｂｉｔラツチ２１〜２４、Ｄ／Ａコンバータ４、また
、Ｄ／Ａコンバータ４とコンパレータ回路５と共に用い
、アナログ・デジタル変換器として機能するＡ／Ｄコン
トローラ６、Ｄ／Ａコンバータ、Ａ／Ｄコントローラ等
の動作タイミングをつかさどるタイミングコントローラ
９、さらに、アナログポート５１〜５８の複数アナログ
値をコンパレータ５の一方の入力とするためのアナログ
マルチプレクサ回路（ＭＰＸ回路）８等が内蔵される。
Ａ／Ｄ変換は、複写機の定着サーミスタ、コピー濃度調
整用ポリウム等の各種電圧読み取りのために用いる。Ｄ
／Ａコンバータは、前記Ａ／Ｄ変換で利用すると共に、
複写機の蛍光灯調光制御、高圧制御等パルス幅変調・回
路のコンパレータの基準電圧として用いている。
整用ポリウム等の各種電圧読み取りのために用いる。Ｄ
／Ａコンバータは、前記Ａ／Ｄ変換で利用すると共に、
複写機の蛍光灯調光制御、高圧制御等パルス幅変調・回
路のコンパレータの基準電圧として用いている。
現像ＡＣバイアス用駆動パルス発生器は、ＣＰＵ内部ク
ロックを分周するために４ｂｉｔ分周器１５と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器１４を用いている。
ロックを分周するために４ｂｉｔ分周器１５と、現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器１４を用いている。
パルス幅変調回路１０〜１３は、蛍光灯調光制御、高圧
電源、低圧電源の制御に用いるが、低圧電源の制御には
デジタル７ｂｉｔ構成のＭＡ Ｉ ＮＰＷＭ回路１０を
使用し、他の制御には前記コンパレータの出力結果が直
接パルス幅変調出力となる構成となっているＳＵＢ
ＰＷＭ回路１１〜１３を使用する。また、低圧電源制御
のＰＷＭ回路１０は、電源異常時のパルス幅変調出力瞬
時シャットダウン機能を持っており、ある規定値を超え
るとパルス幅変調出力は、ただちにオフし、回路を保護
し複写機の安全性を高めている。
電源、低圧電源の制御に用いるが、低圧電源の制御には
デジタル７ｂｉｔ構成のＭＡ Ｉ ＮＰＷＭ回路１０を
使用し、他の制御には前記コンパレータの出力結果が直
接パルス幅変調出力となる構成となっているＳＵＢ
ＰＷＭ回路１１〜１３を使用する。また、低圧電源制御
のＰＷＭ回路１０は、電源異常時のパルス幅変調出力瞬
時シャットダウン機能を持っており、ある規定値を超え
るとパルス幅変調出力は、ただちにオフし、回路を保護
し複写機の安全性を高めている。
本制御装置には、他にポートとして、各種センサ入力や
コピースタート、コピー枚数の設定など操作部キースイ
ッチ情報の入力用の入力ポート１８〜２５や、モータ、
ヒータ、ソレノイド等をコントロールする出力ポート・
２６〜３０、表示用ＬＥＤドライブのための出力ポート
３８〜４６などがある。
コピースタート、コピー枚数の設定など操作部キースイ
ッチ情報の入力用の入力ポート１８〜２５や、モータ、
ヒータ、ソレノイド等をコントロールする出力ポート・
２６〜３０、表示用ＬＥＤドライブのための出力ポート
３８〜４６などがある。
また工場・市場などで複写機の動作確認チエツクを行う
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ボート３４〜３７なども有する。
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ボート３４〜３７なども有する。
そして、チップ・テストを行うためのモード切換え端子
としてテスト端子３１がある。アナログマルチプレクサ
８の入力は、前述の様に定着サーミスタ、ｍ度調整用ボ
リウム等のＡ／Ｄ変換すべき信号と、パルス幅変調制御
すべき低圧電源、高圧電源等の出力からのフィードバッ
ク信号とである。またラッチ（ＬへＴＣＨ） ２１〜２
４は、パルス幅変調制御すべき出力の基準電圧に相当す
るデジタルデータをＣＰＵコア部１から書き込むことで
保持している。なおラッチ２１〜２４の出力段は、タイ
ミングコントローラ９からの信号で保持内容を出力する
３ステート構成になフている。
としてテスト端子３１がある。アナログマルチプレクサ
８の入力は、前述の様に定着サーミスタ、ｍ度調整用ボ
リウム等のＡ／Ｄ変換すべき信号と、パルス幅変調制御
すべき低圧電源、高圧電源等の出力からのフィードバッ
ク信号とである。またラッチ（ＬへＴＣＨ） ２１〜２
４は、パルス幅変調制御すべき出力の基準電圧に相当す
るデジタルデータをＣＰＵコア部１から書き込むことで
保持している。なおラッチ２１〜２４の出力段は、タイ
ミングコントローラ９からの信号で保持内容を出力する
３ステート構成になフている。
Ａ／Ｄコントローラ６は、最終結果を保持するラッチ、
変換途中のデータを保持するラッチ及びコンパレート結
果により変換データを更新するロジック回路から構成さ
れる。最終結果のラッチは、ラッチ２１〜２４と同様の
構成で、ＣＰＵコア部１からセレクトされることで保持
されている内容をＣＰＵ側のデータバス上に送出する。
変換途中のデータを保持するラッチ及びコンパレート結
果により変換データを更新するロジック回路から構成さ
れる。最終結果のラッチは、ラッチ２１〜２４と同様の
構成で、ＣＰＵコア部１からセレクトされることで保持
されている内容をＣＰＵ側のデータバス上に送出する。
ここてＡ／Ｄ変換動作とパルス幅変調動作の全体を詳述
する。先ずＣＰＵコア１は、各ＰＷＭ出力の制御値をラ
ッチ２１〜２４に書き込み、又ＭＡＴＮ ＰＷＭ動作
に必要な各種データをＭＡＴＮ ＰＷＭＩＯ内のレジ
スタに書き込む。
する。先ずＣＰＵコア１は、各ＰＷＭ出力の制御値をラ
ッチ２１〜２４に書き込み、又ＭＡＴＮ ＰＷＭ動作
に必要な各種データをＭＡＴＮ ＰＷＭＩＯ内のレジ
スタに書き込む。
さらに、Ａ／Ｄ変換すべきアナログ入力チャンネルデー
タをタイミングコントローラ９内のラッチに書き込む。
タをタイミングコントローラ９内のラッチに書き込む。
タイミングコントローラ９は、先ずラッチ２１をセレク
トしてＤ／Ａコンバータ４にデータすなわちＭＡＩＮ
ＰＷＭの制御値を出力し、Ｄ／Ａコンバータ４は、該
データに基づいてアナログ電圧を発生すると同時に、ア
ナログマルチプレクサ８のＭＡＩＮ ＰＷＭ出力のフ
ィードバック信号入力端子を選択する。Ｄ／Ａコンバー
タ４の出力はコンパレータ５の一一方の入力端に入力す
る。又アナログマルチプレクサ８の出力はコンパレータ
５のもう一方の入力端子に入力される。コンパレータ５
は両入力を比較してアナログマルチプレクサ８側の入力
がＤ／Ａコンバータ４側の入力より高い場合はｈｉｇｈ
を低い場合はｌｏｗを出力する。コンパレータ５の出力
は１ｂｉｔｘ５構成のレジスタ（ラッチ）７に入力され
る。タイミングコントローラ９は、コンパレータ５の出
力が充分に安定する時間の経過後、ＭＡＩＮ ＰＷＭ
に相当するラッチ７のＩｂ１ｔを選択してコンパレート
結果をラッチする。
トしてＤ／Ａコンバータ４にデータすなわちＭＡＩＮ
ＰＷＭの制御値を出力し、Ｄ／Ａコンバータ４は、該
データに基づいてアナログ電圧を発生すると同時に、ア
ナログマルチプレクサ８のＭＡＩＮ ＰＷＭ出力のフ
ィードバック信号入力端子を選択する。Ｄ／Ａコンバー
タ４の出力はコンパレータ５の一一方の入力端に入力す
る。又アナログマルチプレクサ８の出力はコンパレータ
５のもう一方の入力端子に入力される。コンパレータ５
は両入力を比較してアナログマルチプレクサ８側の入力
がＤ／Ａコンバータ４側の入力より高い場合はｈｉｇｈ
を低い場合はｌｏｗを出力する。コンパレータ５の出力
は１ｂｉｔｘ５構成のレジスタ（ラッチ）７に入力され
る。タイミングコントローラ９は、コンパレータ５の出
力が充分に安定する時間の経過後、ＭＡＩＮ ＰＷＭ
に相当するラッチ７のＩｂ１ｔを選択してコンパレート
結果をラッチする。
次にタイミングコントローラ９は、ラッチ２２をセレク
トしてＤ／Ａコンバータ４にデータを出力し、同時にア
ナログマルチプレクサ８のＳＵＢ ＰＷＭＩ出力のフ
ィードバック信号入力端子を選択し、Ｄ／Ａコンバータ
４出力とアナログマルチプレクサ８出力をコンパレータ
５に入力する。タイミングコントローラ９は前述と同様
にコンパレータ５の出力か充分に安定する時間の経過後
、ＳＵＢ ＰＷＭＩ出力に相当するラッチの１ｂｉｔ
と選択し、コンバレー１・結果をラッチする。
トしてＤ／Ａコンバータ４にデータを出力し、同時にア
ナログマルチプレクサ８のＳＵＢ ＰＷＭＩ出力のフ
ィードバック信号入力端子を選択し、Ｄ／Ａコンバータ
４出力とアナログマルチプレクサ８出力をコンパレータ
５に入力する。タイミングコントローラ９は前述と同様
にコンパレータ５の出力か充分に安定する時間の経過後
、ＳＵＢ ＰＷＭＩ出力に相当するラッチの１ｂｉｔ
と選択し、コンバレー１・結果をラッチする。
次にＭＡＩＮ ＰＷＭに対し、前述と同様の作を行い
、その次にＳＵＢ ＰＷＭ２出力に対し同様の動作を
行い、以下ＭＡＩＮ、ＳＵＢ ＰＷＭ３と同様の動作
が繰り返される。これはＭＡＩＮＰＷＭ出力に対するコ
ンパレート動作が他のＳＵＢ ＰＷＭ出力に対して高
速を要求されるからである。その次にＭＡＩＮの動作を
行い、次にＡ／Ｄに対する動作を行い、以上の一巡の動
作を縁り返し行われる。ずなわち、ＭＡ Ｉ Ｎ→５Ｕ
ＢＯ→ＭＡＩＮ−＋５ＵＢ１→ＭＡＩＮ→５ＵＢ２→Ｍ
Ａ Ｉ Ｎ−＋Ａ／Ｄを１サイクルとしてこれを順次縁
り返す。
、その次にＳＵＢ ＰＷＭ２出力に対し同様の動作を
行い、以下ＭＡＩＮ、ＳＵＢ ＰＷＭ３と同様の動作
が繰り返される。これはＭＡＩＮＰＷＭ出力に対するコ
ンパレート動作が他のＳＵＢ ＰＷＭ出力に対して高
速を要求されるからである。その次にＭＡＩＮの動作を
行い、次にＡ／Ｄに対する動作を行い、以上の一巡の動
作を縁り返し行われる。ずなわち、ＭＡ Ｉ Ｎ→５Ｕ
ＢＯ→ＭＡＩＮ−＋５ＵＢ１→ＭＡＩＮ→５ＵＢ２→Ｍ
Ａ Ｉ Ｎ−＋Ａ／Ｄを１サイクルとしてこれを順次縁
り返す。
ここでＡ／Ｄコンバータの動作を述べる。Ａ／Ｄコンバ
ータ６には前述のように変換途中のデータを保持するラ
ッチがあるが、ロジック回路により初期値として１００
ＯＯＯＯＢがラッチされている。タイミングコントロー
ラ９からの選択信号で該ラッチ内容がＤ／Ａコンバータ
４へ出力される。該出力はコンパレータ５の一方の端子
に入力され、コンパレータ５のもう一方の端子には、Ａ
／Ｄ変換すべきアナログ入力が選択されるようアナログ
マルチプレクサ８を駆動して入力される。
ータ６には前述のように変換途中のデータを保持するラ
ッチがあるが、ロジック回路により初期値として１００
ＯＯＯＯＢがラッチされている。タイミングコントロー
ラ９からの選択信号で該ラッチ内容がＤ／Ａコンバータ
４へ出力される。該出力はコンパレータ５の一方の端子
に入力され、コンパレータ５のもう一方の端子には、Ａ
／Ｄ変換すべきアナログ入力が選択されるようアナログ
マルチプレクサ８を駆動して入力される。
このコンパレート結果により１００００００Ｂよりアナ
ログ入力が犬ならばＩ １００ＯＯＯＢ、小ならば旧０
００００ＢというデータをＡ／Ｄコンバータ６は生成し
て、Ａ／Ｄコンバータ６内の変換結果途中を保持するラ
ッチに格納する。さらに次のサイクルで同様にアナログ
入力がｘｌｏｏｏｏｏＢ （ｘは０又は１）より大なら
ばｘｌｌｏｏｏｏＢ、小ならばｘｏｌｏｏｏｏＢという
データをＡ／Ｄコンバータ６は生成し、変換途中データ
としてラッチに格納する。このように順次各ビットを確
定していき、最後のサイクルでｘｘｘｘｘｘｌＢとアナ
ログ入力を比較し、そのコンパレート結果によりｘｘｘ
ｘｘｘｌＢ又はｘｘｘｘｘｘＯＢをＡ／Ｄ変換結実用レ
ジスタに格納すると同時に、１００ＯＯＯＯＢを変換途
中ラッチに格納する。ＣＰＵ３７部１は、Ａ／Ｄ変換結
実用レジスタをセレクトすることでＡ／Ｄ変換値を読み
出せる。すなわち、Ａ／Ｄ変換動作は常時性われてあり
、変換結果レジスタは常に最新の変換結果を保持してい
る。
ログ入力が犬ならばＩ １００ＯＯＯＢ、小ならば旧０
００００ＢというデータをＡ／Ｄコンバータ６は生成し
て、Ａ／Ｄコンバータ６内の変換結果途中を保持するラ
ッチに格納する。さらに次のサイクルで同様にアナログ
入力がｘｌｏｏｏｏｏＢ （ｘは０又は１）より大なら
ばｘｌｌｏｏｏｏＢ、小ならばｘｏｌｏｏｏｏＢという
データをＡ／Ｄコンバータ６は生成し、変換途中データ
としてラッチに格納する。このように順次各ビットを確
定していき、最後のサイクルでｘｘｘｘｘｘｌＢとアナ
ログ入力を比較し、そのコンパレート結果によりｘｘｘ
ｘｘｘｌＢ又はｘｘｘｘｘｘＯＢをＡ／Ｄ変換結実用レ
ジスタに格納すると同時に、１００ＯＯＯＯＢを変換途
中ラッチに格納する。ＣＰＵ３７部１は、Ａ／Ｄ変換結
実用レジスタをセレクトすることでＡ／Ｄ変換値を読み
出せる。すなわち、Ａ／Ｄ変換動作は常時性われてあり
、変換結果レジスタは常に最新の変換結果を保持してい
る。
ここまでの動作は、テスト端子３１をＨｉｇｈ（一方の
論理レベル）にしておくことにより実行されるが、テス
ト端子３１をＬｏｗ（他方の論理レベル）にすることに
よりテストモードとなり、プログラムにより入力ポート
の値が、直接ＣＰＵのデータバスにセットされる。
論理レベル）にしておくことにより実行されるが、テス
ト端子３１をＬｏｗ（他方の論理レベル）にすることに
よりテストモードとなり、プログラムにより入力ポート
の値が、直接ＣＰＵのデータバスにセットされる。
第１図に本実施例要部を示す。テストモード時において
は、テスト端子３１がＬｏｗでＬＥＤ表示用の出力ポー
ト３８〜４６に接続されているセレクタ４８が切り換わ
り、該出力ポートの一部がＤ／Ａコンバータ４の入力に
継がれる。又、このテスト端子３１は、イネーブル端子
付きのバッファ４９及び５０のイネーブル信号端子へ接
続されており、テスト端子３１がＨｉｇｈのレベルであ
るときには、バッファ４９がアクティブとなり、アナロ
グポート５１〜５８の８チヤンネルの１つである５８の
ポートが入力ポートとしてアナログマルチプレクサ８に
維かれる。そして、テスト端子３１がＬｏｗのレベルで
あるとき、すなわちテストモード時においては、バッフ
ァ５０がアクティブとなり、Ｄ／Ａコンバータ４の出力
がアナログポート５８に継がれる。したがって、テスト
モード時においては、ラッチ２１〜２４からの出力、す
なわち、Ｄ／Ａコンバータ４のデジタル入力信号がＬＥ
Ｄ表示用の出力ポートに出力され、このデジタル入力信
号がＤ／Ａコンバータ４によりＤ／Ａ変換され、そのア
ナログ信号が′アナログポート５８に出力される。
は、テスト端子３１がＬｏｗでＬＥＤ表示用の出力ポー
ト３８〜４６に接続されているセレクタ４８が切り換わ
り、該出力ポートの一部がＤ／Ａコンバータ４の入力に
継がれる。又、このテスト端子３１は、イネーブル端子
付きのバッファ４９及び５０のイネーブル信号端子へ接
続されており、テスト端子３１がＨｉｇｈのレベルであ
るときには、バッファ４９がアクティブとなり、アナロ
グポート５１〜５８の８チヤンネルの１つである５８の
ポートが入力ポートとしてアナログマルチプレクサ８に
維かれる。そして、テスト端子３１がＬｏｗのレベルで
あるとき、すなわちテストモード時においては、バッフ
ァ５０がアクティブとなり、Ｄ／Ａコンバータ４の出力
がアナログポート５８に継がれる。したがって、テスト
モード時においては、ラッチ２１〜２４からの出力、す
なわち、Ｄ／Ａコンバータ４のデジタル入力信号がＬＥ
Ｄ表示用の出力ポートに出力され、このデジタル入力信
号がＤ／Ａコンバータ４によりＤ／Ａ変換され、そのア
ナログ信号が′アナログポート５８に出力される。
このようにして、Ｄ／Ａコンバータのデジタル入力信号
及びアナログ出力信号が、テスト端子３１のレベルを変
えるだけで外部に取り出すことが可能であり、テストモ
ードを実行して、Ｄ／Ａコンバータのチエツクが簡単に
行うことが可能となる。
及びアナログ出力信号が、テスト端子３１のレベルを変
えるだけで外部に取り出すことが可能であり、テストモ
ードを実行して、Ｄ／Ａコンバータのチエツクが簡単に
行うことが可能となる。
なお、テスト端子がＬｏｗレベルであるテストモード時
に、ＲＯＭのデータを、プログラムを実行してラッチ２
１〜２４に順次書き込めば、ＣＰＵによる入力ポートの
データのラッチへのセットは不要となり且つ効率も良く
なる。
に、ＲＯＭのデータを、プログラムを実行してラッチ２
１〜２４に順次書き込めば、ＣＰＵによる入力ポートの
データのラッチへのセットは不要となり且つ効率も良く
なる。
又、テストモード時に、アナログマルチブレクサ８のア
ナログ出力もＤ／Ａコンハ゛−夕４のアナログ出力と同
様に別のアナログボートに出力するようにすれば、アナ
ログマルチプレクサのチエツクも可能となる。更に、コ
ンパレータを通したラッチ結果も外部に取り出すように
すれば、Ｄ／Ａ変換器の出力、アナログマルチプレクサ
の出力と照合することによりコンパレータのチエツクも
可能となる。
ナログ出力もＤ／Ａコンハ゛−夕４のアナログ出力と同
様に別のアナログボートに出力するようにすれば、アナ
ログマルチプレクサのチエツクも可能となる。更に、コ
ンパレータを通したラッチ結果も外部に取り出すように
すれば、Ｄ／Ａ変換器の出力、アナログマルチプレクサ
の出力と照合することによりコンパレータのチエツクも
可能となる。
以上説明したように、本発明によれば、画像形成装置用
制御装置を構成するチップにテスト端子を付け、通常動
作モード及びテストモートの切り換えを可能として、テ
ストモート時にチップ内のデジタル信号及びアナログ信
号を直接ボートに出力できるようにしたことで、ＣＰＵ
や周辺回路及び電源の制御回路等の複数の機能の同一チ
ツブ−４二への集積によって判断しにくかったチップの
良否が、簡単に速く解るようになりだ。
制御装置を構成するチップにテスト端子を付け、通常動
作モード及びテストモートの切り換えを可能として、テ
ストモート時にチップ内のデジタル信号及びアナログ信
号を直接ボートに出力できるようにしたことで、ＣＰＵ
や周辺回路及び電源の制御回路等の複数の機能の同一チ
ツブ−４二への集積によって判断しにくかったチップの
良否が、簡単に速く解るようになりだ。
第１図は本発明の一実施例要部のブロック図、第２図は
同実施例全体のブロック図である。 １・・・・−ｃ ｐ ｕコア ４・・・・・・Ｄ／Ａコンバータ ８・・・・・・アナログマルチプレクサ１０〜１３・・
・・・・パルス幅変調回路２１〜２４・・・・・・ラッ
チ ３１・・・・・・テスト端子
同実施例全体のブロック図である。 １・・・・−ｃ ｐ ｕコア ４・・・・・・Ｄ／Ａコンバータ ８・・・・・・アナログマルチプレクサ１０〜１３・・
・・・・パルス幅変調回路２１〜２４・・・・・・ラッ
チ ３１・・・・・・テスト端子
Claims (3)
- （１）つぎのａ〜ｃの構成要素を備えていることを特徴
とする画像形成装置用制御装置。 ａ、同一チップに集積された、ＣＰＵと周辺デジタル回
路、スイッチングレギュレータ、帯電・露光・現像等の
各種電源の制御回路、Ｄ／Ａコンバータ、アナログマル
チプレクサ等のアナログ回路。 ｂ、前記チップに設けられたテスト端子、デジタルポー
ト及びアナログポート。 ｃ、前記テスト端子が一方の論理レベルのとき、前記チ
ップに集積されたＣＰＵ及び各回路に通常の動作を実行
させ、該テスト端子が他方の論理レベルのとき、該チッ
プ内のデジタル信号の一部を前記デジタルポートへ出力
し、該チップ内のアナログ信号の一部を前記アナログポ
ートへ出力させる手段。 - （２）Ｄ／Ａコンバータは、ＣＰＵからのデータ信号が
ラッチを介して入力信号として与えられるものであり、
該ラッチは、制御対象の数に応じて複数個あり、タイミ
ングコントローラからのタイミング信号によりその入出
力を行うものであることを特徴とする請求項１記載の画
像形成装置用制御装置。 - （３）アナログポートは、その少くとも一つのチャンネ
ルが入力、出力の切換可能のものであることを特徴とす
る請求項１記載の画像形成装置用制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329019A JPH02176672A (ja) | 1988-12-28 | 1988-12-28 | 画像形成装置用制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329019A JPH02176672A (ja) | 1988-12-28 | 1988-12-28 | 画像形成装置用制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176672A true JPH02176672A (ja) | 1990-07-09 |
Family
ID=18216688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329019A Pending JPH02176672A (ja) | 1988-12-28 | 1988-12-28 | 画像形成装置用制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02176672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325390A (ja) * | 2005-04-19 | 2006-11-30 | Omron Corp | セーフティデバイス |
-
1988
- 1988-12-28 JP JP63329019A patent/JPH02176672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325390A (ja) * | 2005-04-19 | 2006-11-30 | Omron Corp | セーフティデバイス |
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