JPH02228725A - データ処理装置及び画像形成装置用制御装置 - Google Patents
データ処理装置及び画像形成装置用制御装置Info
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- JPH02228725A JPH02228725A JP1048526A JP4852689A JPH02228725A JP H02228725 A JPH02228725 A JP H02228725A JP 1048526 A JP1048526 A JP 1048526A JP 4852689 A JP4852689 A JP 4852689A JP H02228725 A JPH02228725 A JP H02228725A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｄ／Ａコンバータを含むデータ処理装置、及
び該データ処理装置を用いた複写機、プリンタ等の画像
形成装置用制御装置に関するものである。
び該データ処理装置を用いた複写機、プリンタ等の画像
形成装置用制御装置に関するものである。
（従来の技術）
従来、複写機、プリンタ等の画像形成装置の電気構成要
素は、プリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路、ＤＣ
電源、露光電源、帯電等の高圧電圧等、種々のものが独
立していたため、小型化、低価格化するには限界があっ
た。
素は、プリントシーケンス全体を制御するマイクロプロ
セッサを中心としたシーケンスコントローラ回路、ＤＣ
電源、露光電源、帯電等の高圧電圧等、種々のものが独
立していたため、小型化、低価格化するには限界があっ
た。
そこで、前記、構成要素を一つのボード上に形成すべく
、マイクロプロセッサ、ＲＡＭ。
、マイクロプロセッサ、ＲＡＭ。
ＲＯＭ及びデジタル周辺回路さらに、Ａ／Ｄコンバータ
、Ｄ／Ａコンバータ、Ｍｔｉ系の制御のためのパルス幅
変調（Ｐ Ｗ Ｍ ： Ｐｕ１ｓｅ ｗｉｄｔｈｍｏｄ
ｕｌａｔｉｏｎ）回路等を１チツプに集積する提案がな
されている。
、Ｄ／Ａコンバータ、Ｍｔｉ系の制御のためのパルス幅
変調（Ｐ Ｗ Ｍ ： Ｐｕ１ｓｅ ｗｉｄｔｈｍｏｄ
ｕｌａｔｉｏｎ）回路等を１チツプに集積する提案がな
されている。
（発明が解決しようとする課題）
ところが、極めて多数の機能を集積しているため、チッ
プの本来有する出力ボート及び人力ボート機能だけでチ
ップを検査する又はテストプログラムに多くの負担をか
けて検査するという手法では５テスト時間が長くかかり
、結果的にコストアップする結果になっていた。
プの本来有する出力ボート及び人力ボート機能だけでチ
ップを検査する又はテストプログラムに多くの負担をか
けて検査するという手法では５テスト時間が長くかかり
、結果的にコストアップする結果になっていた。
本発明は、このような事情のもとでなされたもので、こ
の種の装置において特に重要な役割を果たすＤ／Ａコン
バータ関係の検査時間を短縮できる、データ処理装置及
び画像形成装置用制御装置を提供することを目的とする
ものである。
の種の装置において特に重要な役割を果たすＤ／Ａコン
バータ関係の検査時間を短縮できる、データ処理装置及
び画像形成装置用制御装置を提供することを目的とする
ものである。
本発明は前記目的を達成するため、データ処理装置をつ
ぎの（１）のように、又画像形成装置用ｒ＃ＡＩ御装置
全装置の（２）のように構成するものである。
ぎの（１）のように、又画像形成装置用ｒ＃ＡＩ御装置
全装置の（２）のように構成するものである。
（１）データ処理装置において、つぎのａ ”−８の構
成要素を備えるようにする。
成要素を備えるようにする。
ａ 、 ＣＰ Ｕ 、 ＲＯＭ 、 Ｄ ／ Ａ ニア
ンバータ、テスト端子、？３を数群のデジタルポート
及びアナログポート。
ンバータ、テスト端子、？３を数群のデジタルポート
及びアナログポート。
ｂ、Ｄ／Ａ変換すべきデータがセットされ、該データを
萌記り／Ａコンバータへ供給するラッチ。
萌記り／Ａコンバータへ供給するラッチ。
ｃ、前記テスト端子が一方の論理レベルにあるとき、前
Ｊ己ＲＯＭからデータを読み出して前記ラッチにセット
し、該テスト端子が他方の論理レベルにあるとき、前記
デジタルポートの一群の状態に応じたデータを該ラッチ
にセットする手段。
Ｊ己ＲＯＭからデータを読み出して前記ラッチにセット
し、該テスト端子が他方の論理レベルにあるとき、前記
デジタルポートの一群の状態に応じたデータを該ラッチ
にセットする手段。
ｄ、前記テスト端子が他方の論理レベルにあるとき、前
記デジタルポートの他の一群へ前記ラッチのデータを併
給する手段。
記デジタルポートの他の一群へ前記ラッチのデータを併
給する手段。
、ｅ 前記テスト端子が他方の論理レベルにあるとき、
前記Ｄ／Ａコンバータの出力を前記アナログポートへ供
給する手段。
前記Ｄ／Ａコンバータの出力を前記アナログポートへ供
給する手段。
（２）前記（１）記載のデータ処理装置と、画像形成装
置の制御プログラム等を格納したＲＯＭ。
置の制御プログラム等を格納したＲＯＭ。
ＲＡＭ、タイマ等のデジタル周辺回路と、該画像形成装
置の各種電源等のＩＩＪ周回路とを同一チップに形成し
て画像形成装置用制御装置を構成する。
置の各種電源等のＩＩＪ周回路とを同一チップに形成し
て画像形成装置用制御装置を構成する。
前記（１）、（２）の構成によれば、テスト端子を他方
の論理レベルにしたとき、−群のデジタルポートからＤ
／Ａコンバータへ供給するデータをＣＰＵを介して指示
し、該データを他の一群のデジタルポートから取り出し
、又Ｄ／Ａコンバータの出力をアナログポートから取り
出すことができる。
の論理レベルにしたとき、−群のデジタルポートからＤ
／Ａコンバータへ供給するデータをＣＰＵを介して指示
し、該データを他の一群のデジタルポートから取り出し
、又Ｄ／Ａコンバータの出力をアナログポートから取り
出すことができる。
以下本発明を実施例により説明する。
第２図は、本発明の一実施例である「複写機用制御装置
」のブロック図である。
」のブロック図である。
本制御装置は、図示のように、マイクロコンピュータと
周辺のメモリ、タイマ等のデジタル回路と共に、Ｄ／Ａ
コンバータ９ コンパレータ等のアナログ回路、さらに
パルス幅変調回路としてＭＡＩＮ ＰＷＭ回路１系統
、ＳＵＢ ＰＷＭ回路回路３ゲ路一チップ上に集積さ
れていて２ｒＭ写機、プリンタのシーケンス制御、電源
制御等のほとんどの制御機能が本チップに集約されてい
る。
周辺のメモリ、タイマ等のデジタル回路と共に、Ｄ／Ａ
コンバータ９ コンパレータ等のアナログ回路、さらに
パルス幅変調回路としてＭＡＩＮ ＰＷＭ回路１系統
、ＳＵＢ ＰＷＭ回路回路３ゲ路一チップ上に集積さ
れていて２ｒＭ写機、プリンタのシーケンス制御、電源
制御等のほとんどの制御機能が本チップに集約されてい
る。
本制御装置には、ＣＰ Ｕ コア （ＣＰＵ Ｃ０ＲＥ
）を中心ニＤ＾’ｒＡ ｌｉｌＥＭＯＲＹ、ＰＲＯＧＲ
ＡＭ ＭＥＭＯＲＹｊＮＴＥＲＲＵＰＴＣＯＮＴＲＯＬ
等を内蔵するＣＰＵ３７部１と、リセットａ能２、プロ
グラムの暴走を監視するためのウォッチ ドグ タイマ
（ｌｆＡＴｃＨＤＯＧ ＴＩＭＥＲ） ３、ＣＰＵの情
報をもとにデジタル・アナログ変換を行うべきデータを
格納する７ｂｉｔラツチ２１〜２４、Ｄ／Ａコンバータ
４、また、Ｄ／Ａコンバータ４とコンパレータ回路５と
共に用い、アナログ・デジタル変換器として機能するＡ
／Ｄコンバータ６、Ｄ／Ａコンバータ、Ａ／Ｄ変換ブロ
ック等の動作タイミングをつかさどるタイミングコント
ローラ２５、さらに、アナログポートの複数アナログ値
をコンパレータ５の一方の入力とするためのアナログマ
ルチプレクサ回路（ＭＰＸ回路）８等が内蔵される。
）を中心ニＤ＾’ｒＡ ｌｉｌＥＭＯＲＹ、ＰＲＯＧＲ
ＡＭ ＭＥＭＯＲＹｊＮＴＥＲＲＵＰＴＣＯＮＴＲＯＬ
等を内蔵するＣＰＵ３７部１と、リセットａ能２、プロ
グラムの暴走を監視するためのウォッチ ドグ タイマ
（ｌｆＡＴｃＨＤＯＧ ＴＩＭＥＲ） ３、ＣＰＵの情
報をもとにデジタル・アナログ変換を行うべきデータを
格納する７ｂｉｔラツチ２１〜２４、Ｄ／Ａコンバータ
４、また、Ｄ／Ａコンバータ４とコンパレータ回路５と
共に用い、アナログ・デジタル変換器として機能するＡ
／Ｄコンバータ６、Ｄ／Ａコンバータ、Ａ／Ｄ変換ブロ
ック等の動作タイミングをつかさどるタイミングコント
ローラ２５、さらに、アナログポートの複数アナログ値
をコンパレータ５の一方の入力とするためのアナログマ
ルチプレクサ回路（ＭＰＸ回路）８等が内蔵される。
Ａ／Ｄ変換ブロックは、複写機の定着サーミスタ、コピ
ー濃度調整用ボリウム等の各種電圧読み取りのために用
いる。Ｄ／Ａコンバータは、前記Ａ／Ｄ変換ブロックで
利用すると共に、複写機の蛍光灯調光制御、高圧制御等
パルス幅変調回路のコンパレータの基準電圧として用い
ている。
ー濃度調整用ボリウム等の各種電圧読み取りのために用
いる。Ｄ／Ａコンバータは、前記Ａ／Ｄ変換ブロックで
利用すると共に、複写機の蛍光灯調光制御、高圧制御等
パルス幅変調回路のコンパレータの基準電圧として用い
ている。
現像ＡＣバイアス用駆動パルス発生器は、ＣＰＵ内部ク
ロックを分周するために４ｂｉｔ分周器１５と５現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器１４を用いている。
ロックを分周するために４ｂｉｔ分周器１５と５現像Ａ
Ｃバイアス用駆動パルスをデユーティ５０％とするため
に１／２分周器１４を用いている。
パルス幅変調回路１０〜１３は、蛍光灯調光制御、高圧
電源、低圧電源の制御に用いるが、低圧電源の制御には
デジタル７ｂｉｔ構成のＭＡＩＮＰＷＭ回路１０を使用
し、他の制御には前記コンパレータの出力結果が直接パ
ルス幅変調出力となる構成となワているＳＵＢ ＰＷ
Ｍ回路１１〜１３を使用する。また、低圧電源制御のＰ
ＷＭ回路ｌＯは、電源異常時のパルス幅変調出力瞬時シ
ャットダウン機能を持っており、ある規定値を超えると
パルス幅変調出力は、ただちにオフし、回路を保護し複
写機の安全性を高めている。
電源、低圧電源の制御に用いるが、低圧電源の制御には
デジタル７ｂｉｔ構成のＭＡＩＮＰＷＭ回路１０を使用
し、他の制御には前記コンパレータの出力結果が直接パ
ルス幅変調出力となる構成となワているＳＵＢ ＰＷ
Ｍ回路１１〜１３を使用する。また、低圧電源制御のＰ
ＷＭ回路ｌＯは、電源異常時のパルス幅変調出力瞬時シ
ャットダウン機能を持っており、ある規定値を超えると
パルス幅変調出力は、ただちにオフし、回路を保護し複
写機の安全性を高めている。
本制御装置には、他にボートとして、各種センサ人力や
コピースタート、コピー枚数の設定など操作部キースイ
ッチ情報の人力用の人力ボートや５モータ、ヒータ、ソ
レノイド等をコントロールする出力ボート、表示用ＬＥ
Ｄドライブのための出力ボートなどがある。
コピースタート、コピー枚数の設定など操作部キースイ
ッチ情報の人力用の人力ボートや５モータ、ヒータ、ソ
レノイド等をコントロールする出力ボート、表示用ＬＥ
Ｄドライブのための出力ボートなどがある。
また工場・市場などで複写機の動作確認チエツクを行う
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ボートなども有する。
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ボートなども有する。
そして、チップ・テストを行うためのモード切換え端子
としてテスト端子２０がある。アナログマルチプレクサ
８の人力は、６η述の様に定着サーミスタ、！１度調整
用ボリウム等のＡ／Ｄ変換すべき信号と、パルス幅変調
制御すべき低圧電源、高圧電源等の出力からのフィード
バック信号とである。またラッチ（ＬＡＴＣＨ） ２１
〜２４は、パルス幅変調制御すべき出力の基準電圧に相
当するデジタルデータをＣＰＵ３７部１から書き込むこ
とで保持している。なおラッチ２１〜２４の出力段は、
タイミングコントローラ２５からの信号で保持内容を出
力する３ステート構成になっている。
としてテスト端子２０がある。アナログマルチプレクサ
８の人力は、６η述の様に定着サーミスタ、！１度調整
用ボリウム等のＡ／Ｄ変換すべき信号と、パルス幅変調
制御すべき低圧電源、高圧電源等の出力からのフィード
バック信号とである。またラッチ（ＬＡＴＣＨ） ２１
〜２４は、パルス幅変調制御すべき出力の基準電圧に相
当するデジタルデータをＣＰＵ３７部１から書き込むこ
とで保持している。なおラッチ２１〜２４の出力段は、
タイミングコントローラ２５からの信号で保持内容を出
力する３ステート構成になっている。
Ａ／Ｄコンバータ６は、最終結果を保持するラッチ、変
換途中のデータを保持するラッチ及びコンパレート結果
により変換データを更新するロジック回路から構成され
る。最終結果を保持するラッチは、ラッチ２１〜２４と
同様の構成で、ＣＰＵ３７部１からセレクトされること
で保持されている内容をＣＰＵ側のデータバス上に送出
する。
換途中のデータを保持するラッチ及びコンパレート結果
により変換データを更新するロジック回路から構成され
る。最終結果を保持するラッチは、ラッチ２１〜２４と
同様の構成で、ＣＰＵ３７部１からセレクトされること
で保持されている内容をＣＰＵ側のデータバス上に送出
する。
ここでＡ／Ｄ変換動作とパルス幅変調動作の全体を詳述
する。先ずＣＰＵコア１は、各ＰＷＭ出力の制御値をラ
ッチ２１〜２４に古き込み、又ＭＡＩＮ ＰＷＭ動作
に必要な各種データをＭＡＩＮ ＰＷＭＩＯ内のレジ
スタに書き込む。
する。先ずＣＰＵコア１は、各ＰＷＭ出力の制御値をラ
ッチ２１〜２４に古き込み、又ＭＡＩＮ ＰＷＭ動作
に必要な各種データをＭＡＩＮ ＰＷＭＩＯ内のレジ
スタに書き込む。
さらに、Ａ／Ｄ変換すべきアナログ入力チャンネルデー
タをタイミングコントローラ２５内のラッチに書き込む
。
タをタイミングコントローラ２５内のラッチに書き込む
。
タイミングコントローラ２５は、先ずラッチ２１をセレ
クトしてＤ／Ａコンバータ４にデータすなわちＭＡＩＮ
ＰＷＭの制御値を出力し、Ｄ／Ａコンバータ４は、
該データに基づいてアナログ電圧を発生すると同時に、
アナログマルチプレクサ８のＭＡＩＮ ＰＷＭ出力の
フィードバック信号入力端子を選択する。Ｄ／Ａコンバ
ータ４の出力はコンパレータ５の一方の入力端に入力す
る。又アナログマルチプレクサ８の出力はコンパレータ
５のもう一方の入力端子に人力される。
クトしてＤ／Ａコンバータ４にデータすなわちＭＡＩＮ
ＰＷＭの制御値を出力し、Ｄ／Ａコンバータ４は、
該データに基づいてアナログ電圧を発生すると同時に、
アナログマルチプレクサ８のＭＡＩＮ ＰＷＭ出力の
フィードバック信号入力端子を選択する。Ｄ／Ａコンバ
ータ４の出力はコンパレータ５の一方の入力端に入力す
る。又アナログマルチプレクサ８の出力はコンパレータ
５のもう一方の入力端子に人力される。
コンパレータ５は両人力を比較してアナログマルチプレ
クサ８側の入力がＤ／Ａコンバータ４側の入力より高い
場合はｈｉｇｈを低い場合はｌｏｗを出力する。コンパ
レータ５の出力は１ｂｉｔＸ５１１成のレジスタ（ラッ
チ）７に人力される。タイミングコントローラ２５は、
コンパレータ５の出力が充分に安定する時間の経過後、
ＭＡＩＮ ＰＷＭに相当するラッチ７の１ｂｉｔを選
択してコンパレート結果をラッチする。
クサ８側の入力がＤ／Ａコンバータ４側の入力より高い
場合はｈｉｇｈを低い場合はｌｏｗを出力する。コンパ
レータ５の出力は１ｂｉｔＸ５１１成のレジスタ（ラッ
チ）７に人力される。タイミングコントローラ２５は、
コンパレータ５の出力が充分に安定する時間の経過後、
ＭＡＩＮ ＰＷＭに相当するラッチ７の１ｂｉｔを選
択してコンパレート結果をラッチする。
次にタイミングコントローラ２５は、ラッチ２２をセレ
クトしてＤ／Ａコンバータ４にデータを出力し、同時に
アナログマルチプレクサ８のＳＯＢ ＰＷＭＩ出力の
フィードバック信号入力端子を選択し、Ｄ／Ａコンバー
タ４出力とアナログマルチプレクサ８出力をコンパレー
タ５に人力する。タイミングコントローラ２５は前述と
同様にコンパレータ５の出力が充分に安定する時間の経
過後、ＳＵＢ ＰＷＭＩ出力に相当するラッチのＩｂ
１ｔを選択し、コンパレート結果をラッチする。
クトしてＤ／Ａコンバータ４にデータを出力し、同時に
アナログマルチプレクサ８のＳＯＢ ＰＷＭＩ出力の
フィードバック信号入力端子を選択し、Ｄ／Ａコンバー
タ４出力とアナログマルチプレクサ８出力をコンパレー
タ５に人力する。タイミングコントローラ２５は前述と
同様にコンパレータ５の出力が充分に安定する時間の経
過後、ＳＵＢ ＰＷＭＩ出力に相当するラッチのＩｂ
１ｔを選択し、コンパレート結果をラッチする。
次にＭＡＩＮ ＰＷＭに対し、前述と同様の動作を行
い、その次に５ＬＪＢ ＰＷＭ２出力に対し同様の動
作を行い、以下ＭＡＩＮ、ＳＵＢＰＷＭ３と同様の動作
が繰り返される。これはＭＡ Ｉ ＮＰＷＭ出力に対す
るコンパレート動作が他のＳＵＢ ＰＷＭ出力に対し
て高速を要求されるからである。その次にＭＡＩＮの動
作を行い、次にＡ／Ｄに対する動作を行い、以上の一巡
の動作を繰り返し行われる。すなわち、ＭＡＩＮ→５Ｕ
ＢＯ→ＭＡＩＮ＋５ＵＢ１→ＭＡＩＮ→５ＵＢ２→ＭＡ
Ｉ Ｎ−＋Ａ／Ｄを１サイクルとしてこれを順次縁り
返す。
い、その次に５ＬＪＢ ＰＷＭ２出力に対し同様の動
作を行い、以下ＭＡＩＮ、ＳＵＢＰＷＭ３と同様の動作
が繰り返される。これはＭＡ Ｉ ＮＰＷＭ出力に対す
るコンパレート動作が他のＳＵＢ ＰＷＭ出力に対し
て高速を要求されるからである。その次にＭＡＩＮの動
作を行い、次にＡ／Ｄに対する動作を行い、以上の一巡
の動作を繰り返し行われる。すなわち、ＭＡＩＮ→５Ｕ
ＢＯ→ＭＡＩＮ＋５ＵＢ１→ＭＡＩＮ→５ＵＢ２→ＭＡ
Ｉ Ｎ−＋Ａ／Ｄを１サイクルとしてこれを順次縁り
返す。
ここでＡ／Ｄコンバータの動作を述べる。Ａ／Ｄコンバ
ータ６には前述のように変換途中のデータを保持するラ
ッチがあるが、ロジック回路により初期値として１００
ＯＯＯＯＢがラッチされている。タイミングコントロー
ラ２５からの選択信号で該ラッチ内容がＤ／Ａコンバー
タ４へ出力される。
ータ６には前述のように変換途中のデータを保持するラ
ッチがあるが、ロジック回路により初期値として１００
ＯＯＯＯＢがラッチされている。タイミングコントロー
ラ２５からの選択信号で該ラッチ内容がＤ／Ａコンバー
タ４へ出力される。
Ｄ／Ａコンバータ４の出力はコンパレータ５の一方の端
子に入力され、コンパレータ５のもう一方の端子には、
Ａ／Ｄ変換すべきアナログ人力が選択されるようアナロ
グマルチブレク＋８を駆動して入力される。
子に入力され、コンパレータ５のもう一方の端子には、
Ａ／Ｄ変換すべきアナログ人力が選択されるようアナロ
グマルチブレク＋８を駆動して入力される。
このコンパレート結果により１００００００８よりアナ
ログ人力が大ならばｌ１００ＯＯＯＢ、小ならば０１０
００００ＢというデータをＡ／Ｄコンバータ６は生成し
て、Ａ／Ｄコンバータ６内の変換結果途中を保持するラ
ッチに格納する。さらに次のサイクルで同様にアナログ
入力がｘＪＯ（１０００Ｂ （ｘはＯ又は１）より大な
らばｘｌｌｏｏｏｏＢ、小ならばｘｏｌｏｏｏｏＢとい
うデータをＡ／Ｄコンバータ６は生成し、変換途中デー
タとしてラッチに格納する。このように順次各ビットを
確定していき、最後のサイクルでｘｘｘｘｘｘｌＢとア
ナログ人力を比較し、そのコンパレート結果によりｘｘ
ｘｘｘｘｌＢ又はｘｘｘｘｘｘＯＢをＡ／Ｄ変換結実用
レジスタに格納すると同時に、１００００００Ｂを変換
途中ラッチに格納する。ＣＰＵコア部１は、Ａ／Ｄ変換
結実用レジスタをセレクトすることでＡ／Ｄ変換値を読
み出せる。すなわち、Ａ／Ｄ変換動作は常時行われてお
り、変換結果レジスタは常に最新の変換結果を保持して
いる。
ログ人力が大ならばｌ１００ＯＯＯＢ、小ならば０１０
００００ＢというデータをＡ／Ｄコンバータ６は生成し
て、Ａ／Ｄコンバータ６内の変換結果途中を保持するラ
ッチに格納する。さらに次のサイクルで同様にアナログ
入力がｘＪＯ（１０００Ｂ （ｘはＯ又は１）より大な
らばｘｌｌｏｏｏｏＢ、小ならばｘｏｌｏｏｏｏＢとい
うデータをＡ／Ｄコンバータ６は生成し、変換途中デー
タとしてラッチに格納する。このように順次各ビットを
確定していき、最後のサイクルでｘｘｘｘｘｘｌＢとア
ナログ人力を比較し、そのコンパレート結果によりｘｘ
ｘｘｘｘｌＢ又はｘｘｘｘｘｘＯＢをＡ／Ｄ変換結実用
レジスタに格納すると同時に、１００００００Ｂを変換
途中ラッチに格納する。ＣＰＵコア部１は、Ａ／Ｄ変換
結実用レジスタをセレクトすることでＡ／Ｄ変換値を読
み出せる。すなわち、Ａ／Ｄ変換動作は常時行われてお
り、変換結果レジスタは常に最新の変換結果を保持して
いる。
ここで、例えばＤ／Ａコンバータ４の性能をテストする
場合を考える。本実施例でＤ／Ａコンバータ４は、７ｂ
ｉｔ構成になっているが、前述の様に電源制御、Ａ／Ｄ
変換の全ての基準信号源となるため、Ｄ／Ａコンバータ
４の精度は本チックの動作全体の性能を決定する。それ
故、かなり詳細にチエツクしなければならない。また、
ラッチ２１〜２４に所定の値がラッチされているかの検
査を行う場合も、ラッチ自体の検査とパスラインの検査
を行わなければならず何通りかのデータを設定してみな
ければならない。
場合を考える。本実施例でＤ／Ａコンバータ４は、７ｂ
ｉｔ構成になっているが、前述の様に電源制御、Ａ／Ｄ
変換の全ての基準信号源となるため、Ｄ／Ａコンバータ
４の精度は本チックの動作全体の性能を決定する。それ
故、かなり詳細にチエツクしなければならない。また、
ラッチ２１〜２４に所定の値がラッチされているかの検
査を行う場合も、ラッチ自体の検査とパスラインの検査
を行わなければならず何通りかのデータを設定してみな
ければならない。
以上の検査は、例えば、ＲＯＭ領域に幾種類かのデータ
を書き込んでおき、ソフトでその値を読出して上記ラッ
チ２１〜２４に設定することも可能であるが、必要とす
るＲＯＭエリアが相当量必要であり、かつ変更が出来ず
、また多様な検査を行うためには、プログラムが長くな
る。そこで、本実施例では、テスト時には、特定のデジ
タルポートの人力値をラッチデータとしてラッチ２１〜
２４に書き込む構成にし、チップ外部から任意の値を設
定してチップの検査を行うようにした。また、同時、Ｄ
／Ａコンバータ４の出力をアナログマルチプレクサ８の
１ボートへ直接出力し、さらにＤ／Ａコンバータ４のデ
ジタル人力データを直接出力ボートへ出力するようにし
た。
を書き込んでおき、ソフトでその値を読出して上記ラッ
チ２１〜２４に設定することも可能であるが、必要とす
るＲＯＭエリアが相当量必要であり、かつ変更が出来ず
、また多様な検査を行うためには、プログラムが長くな
る。そこで、本実施例では、テスト時には、特定のデジ
タルポートの人力値をラッチデータとしてラッチ２１〜
２４に書き込む構成にし、チップ外部から任意の値を設
定してチップの検査を行うようにした。また、同時、Ｄ
／Ａコンバータ４の出力をアナログマルチプレクサ８の
１ボートへ直接出力し、さらにＤ／Ａコンバータ４のデ
ジタル人力データを直接出力ボートへ出力するようにし
た。
以下、テスト手法を詳述する。第１図は、このテスト回
路を含む本実施例要部のブロック図である。
路を含む本実施例要部のブロック図である。
ＣＰＵは、リセット時、テスト端子２０をチエツクする
。テスト端子２０がｈｉｇｈだとＣＰＵＩは通常の動作
を行い、ｌｏｗだとテスト動作を行うべく、ＲＯＭ領域
の特別の領域にあるテストプログラムを起動する。また
同時にテスト用にボートの機能を切り換える。図中では
テスト端子２０を直接２６．２７のテスト回路Ａ、Ｈに
人力してボート機能を切り換えている。
。テスト端子２０がｈｉｇｈだとＣＰＵＩは通常の動作
を行い、ｌｏｗだとテスト動作を行うべく、ＲＯＭ領域
の特別の領域にあるテストプログラムを起動する。また
同時にテスト用にボートの機能を切り換える。図中では
テスト端子２０を直接２６．２７のテスト回路Ａ、Ｈに
人力してボート機能を切り換えている。
テスト回路Ａは、Ｄ／Ａコンバータ４の出力を８チヤン
ネルあるアナログ入力端子のうちの１チヤンネルへ直接
出力するアナログスイッチである。またテスト回路Ｂは
、Ｄ／Ａコンバータ４のデジタル人力を直接デジタルポ
ート（実施例ではＬＥＤボート）へ出力するように切り
換える３ステートのバッファであり、同時にデータがぶ
つからないように同様に３ステートのＬＥＤドライバ１
９をハイインピーダンスにする。
ネルあるアナログ入力端子のうちの１チヤンネルへ直接
出力するアナログスイッチである。またテスト回路Ｂは
、Ｄ／Ａコンバータ４のデジタル人力を直接デジタルポ
ート（実施例ではＬＥＤボート）へ出力するように切り
換える３ステートのバッファであり、同時にデータがぶ
つからないように同様に３ステートのＬＥＤドライバ１
９をハイインピーダンスにする。
テストプログラムは、常時、不図示のデジタル人力ボー
トを見に行き、入力ボート値によりラッチ２１〜２４に
、データをセットする。この場合、セットすべきラッチ
は複数個あるため、入力ボートを、ラッチを特定する２
ｂｉｔとラッチにセットするデータの７ｂｉｔに分けて
用いる。すなわち、例えば９ｂｉｔの人力データのうち
上位２ｂｉｔをラッチセレクト、下位７ｂｉ ｔをデー
タとしておく。プログラムは、この９ｂｉｔを読み込み
、上位２ｂｉｔでラッチ２１〜２４のうちの１ケをアド
レスし、下位７ｂｉｔをデータとしてデータバス上に送
出する。今、話をｍ＊にするためラッチが２ケあるとし
て説明すると、ボートに第１のラッチのデータとして″
１１１月月”を与え、次に第２のラッチのデータとして
“ｏｏｏｏｏｏ。
トを見に行き、入力ボート値によりラッチ２１〜２４に
、データをセットする。この場合、セットすべきラッチ
は複数個あるため、入力ボートを、ラッチを特定する２
ｂｉｔとラッチにセットするデータの７ｂｉｔに分けて
用いる。すなわち、例えば９ｂｉｔの人力データのうち
上位２ｂｉｔをラッチセレクト、下位７ｂｉ ｔをデー
タとしておく。プログラムは、この９ｂｉｔを読み込み
、上位２ｂｉｔでラッチ２１〜２４のうちの１ケをアド
レスし、下位７ｂｉｔをデータとしてデータバス上に送
出する。今、話をｍ＊にするためラッチが２ケあるとし
て説明すると、ボートに第１のラッチのデータとして″
１１１月月”を与え、次に第２のラッチのデータとして
“ｏｏｏｏｏｏ。
”を与える。そしてＬＥＤボートをチエツクすると“１
１１１１１１ ”と“ｏｏｏｏｏｏｏ ”が交互に出力
されるはずである。これで例えは一方のデータしか出力
さねなければラッチが故障しているか、アドレスデコー
ドが故障しているか、またはアドレスデコードの出力ラ
インすなわちラッチのセレクトラインが断線、ショート
しているか等の可能性を判定できる。
１１１１１１ ”と“ｏｏｏｏｏｏｏ ”が交互に出力
されるはずである。これで例えは一方のデータしか出力
さねなければラッチが故障しているか、アドレスデコー
ドが故障しているか、またはアドレスデコードの出力ラ
インすなわちラッチのセレクトラインが断線、ショート
しているか等の可能性を判定できる。
次に第１のラッチデータとして” １０１０１０１“第
２のラッチデータとして０１（１１０３０”を与えれば
同様にＬＥＤボートに１０１０＋０１“と“０１０１０
１０”が交互に出力されるが、ここで例えば０３（１１
０１”が出力されれば第１のラッチの６ビツト目の入力
ラインが隣接ビットとショートしている又はＶ。０にシ
ョートしている等の可能性があると判定できる。
２のラッチデータとして０１（１１０３０”を与えれば
同様にＬＥＤボートに１０１０＋０１“と“０１０１０
１０”が交互に出力されるが、ここで例えば０３（１１
０１”が出力されれば第１のラッチの６ビツト目の入力
ラインが隣接ビットとショートしている又はＶ。０にシ
ョートしている等の可能性があると判定できる。
又、第１ （Ｄ ラッチデータとして“ｏｏｏｏｏｏｏ
”から“１０１１１１−まで順次変化させてゆき、ア
ナログ人力Ｏの電圧を判定してゆくと、Ｄ／Ａコンバー
タ４の蹟度が設定値に対して正常範囲内かどうかを検査
できる。
”から“１０１１１１−まで順次変化させてゆき、ア
ナログ人力Ｏの電圧を判定してゆくと、Ｄ／Ａコンバー
タ４の蹟度が設定値に対して正常範囲内かどうかを検査
できる。
このようにして、ＣＰＵコア１．ラッチ２１〜２４、Ｄ
／Ａコンバータ４の検査を短時間に行うことができる。
／Ａコンバータ４の検査を短時間に行うことができる。
以上の実施例の変形としてっぎのａ〜Ｃのように構成し
ても同様の作用、効果を得ることができる。
ても同様の作用、効果を得ることができる。
ａ、ＬＥＤドライバ１９を３ステートにせずに使う。即
ち、ＬＥＤボートを通常のオーブンドレイン（オーブン
コレクタ）構成にすれば、ワイヤードＯＲが可能になる
。テストプログラムに入った直後に、ＬＥＤデータとし
て、′ｏ“をＣＰＵから出力におく。このようにすると
。
ち、ＬＥＤボートを通常のオーブンドレイン（オーブン
コレクタ）構成にすれば、ワイヤードＯＲが可能になる
。テストプログラムに入った直後に、ＬＥＤデータとし
て、′ｏ“をＣＰＵから出力におく。このようにすると
。
ＬＥＤドライバ】９の出力はＯＦＦ状憇であり。
テスト回路Ｂの出力がそのままＬＥＤボートへ出力され
る。
る。
ｂ、実施例はテスト端子２０でテスト回路Ａ。
Ｂをアクティブにしているが、テストフラッグとして１
ｂｉｔラツチを設け、ＣＰＵがソフトで該１ｂｉｔラツ
チをセット、リセットするようにしておく。
ｂｉｔラツチを設け、ＣＰＵがソフトで該１ｂｉｔラツ
チをセット、リセットするようにしておく。
（イ）通常の動作中に、外乱によりテスト端子２０がｌ
ｏｗになっても、ソフトがテスト端子を読み込みフラグ
をセットしない限り、ハードがテスト動作に切り換わる
ことは無い。
ｏｗになっても、ソフトがテスト端子を読み込みフラグ
をセットしない限り、ハードがテスト動作に切り換わる
ことは無い。
（ロ）テスト回路Ａ、Ｂは、通常のボート機能を切り換
えるので本来のボート機能を検査できない。そこで例え
ば入力ポートの１ｂｉｔをテストのモード切り換えビッ
トとし、この１ｂｉｔのセット、リセットにより、テス
ト回路Ａ、Ｂをアクティブにするかどうかを換えること
で、本来のボート機能も検査できる。
えるので本来のボート機能を検査できない。そこで例え
ば入力ポートの１ｂｉｔをテストのモード切り換えビッ
トとし、この１ｂｉｔのセット、リセットにより、テス
ト回路Ａ、Ｂをアクティブにするかどうかを換えること
で、本来のボート機能も検査できる。
Ｃ９入力ポートが不足したときは、本来出力ボートであ
るボートをテスト時のみ、人力ボートとして用いる。
るボートをテスト時のみ、人力ボートとして用いる。
以上は複写機用制御装置の例であるが、上述のテスト動
作は、アナログ量をデジタルデータに変換し、ＣＰＵで
データ処理する、Ｄ／Ａコンバータを含む、−数的なデ
ータ処理装置に適用できることが明らかである。
作は、アナログ量をデジタルデータに変換し、ＣＰＵで
データ処理する、Ｄ／Ａコンバータを含む、−数的なデ
ータ処理装置に適用できることが明らかである。
（発明の効果）
以上説明したように、本発明によりば、テスト端子を他
方の論理レベルにしてテスト動作とし、試験的にＤ／Ａ
変換するデータをデジタルポートの一群から指示し、所
定のデータがラッチにセットされＤ／Ａコンバータに供
給されているかどうかをデジタルポートの他の一群から
読み出し、またＤ／Ａコンバータの変換結果をアナログ
ポートから読み出すことが出来るので、ｃｐｕ、ラッチ
、Ｄ／Ａコンバータの検査が短時間で行うことができ、
又、多様なパターンの検査をＲＯＭ領域を費さすに行う
ことができる。
方の論理レベルにしてテスト動作とし、試験的にＤ／Ａ
変換するデータをデジタルポートの一群から指示し、所
定のデータがラッチにセットされＤ／Ａコンバータに供
給されているかどうかをデジタルポートの他の一群から
読み出し、またＤ／Ａコンバータの変換結果をアナログ
ポートから読み出すことが出来るので、ｃｐｕ、ラッチ
、Ｄ／Ａコンバータの検査が短時間で行うことができ、
又、多様なパターンの検査をＲＯＭ領域を費さすに行う
ことができる。
第１図は本発明の一実施例要部のブロック図、第２図は
同実施例全体のブロック図である。 １・・・・・・ＣＰυコア ４−−−−− Ｄ ／ Ａコンバータ ８−−−−−アナログマルチプレクサ １９−−−−ＬＥＤドライバ ２０−−−−−テスト端子 ２１〜２４−−−−−ラッチ
同実施例全体のブロック図である。 １・・・・・・ＣＰυコア ４−−−−− Ｄ ／ Ａコンバータ ８−−−−−アナログマルチプレクサ １９−−−−ＬＥＤドライバ ２０−−−−−テスト端子 ２１〜２４−−−−−ラッチ
Claims (2)
- （１）つぎのａ〜ｅの構成要素を備えていることを特徴
とするデータ処理装置。 ａ、ＣＰＵ、ＲＯＭ、Ｄ／Ａコンバータ、テスト端子、
複数群のデジタルポート及びアナログポート。 ｂ、Ｄ／Ａ変換すべきデータがセットされ、該データを
前記Ｄ／Ａコンバータへ供給するラッチ。 ｃ、前記テスト端子が一方の論理レベルにあるとき、前
記ＲＯＭからデータを読み出して前記ラッチにセットし
、該テスト端子が他方の論理レベルにあるとき、前記デ
ジタルポートの一群の状態に応じたデータを該ラッチに
セットする手段。 ｄ、前記テスト端子が他方の論理レベルにあるとき、前
記デジタルポートの他の一群へ前記ラッチのデータを供
給する手段。 ｅ、前記テスト端子が他方の論理レベルにあるとき、前
記Ｄ／Ａコンバータの出力を前記アナログポートへ供給
する手段。 - （２）請求項１記載のデータ処理装置と、画像形成装置
の制御プログラム等を格納したＲＯＭ、ＲＡＭ、タイマ
等のデジタル周辺回路と、該画像形成装置の各種電源等
の制御回路とを同一チップに形成したことを特徴とする
画像形成装置用制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048526A JPH02228725A (ja) | 1989-03-02 | 1989-03-02 | データ処理装置及び画像形成装置用制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048526A JPH02228725A (ja) | 1989-03-02 | 1989-03-02 | データ処理装置及び画像形成装置用制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228725A true JPH02228725A (ja) | 1990-09-11 |
Family
ID=12805805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048526A Pending JPH02228725A (ja) | 1989-03-02 | 1989-03-02 | データ処理装置及び画像形成装置用制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9793895B2 (en) | 2015-12-28 | 2017-10-17 | Fujitsu Limited | Electronic circuit, latch circuit, and external action detecting circuit |
-
1989
- 1989-03-02 JP JP1048526A patent/JPH02228725A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9793895B2 (en) | 2015-12-28 | 2017-10-17 | Fujitsu Limited | Electronic circuit, latch circuit, and external action detecting circuit |
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