JPH01320554A - メモリ読出し回路 - Google Patents
メモリ読出し回路Info
- Publication number
- JPH01320554A JPH01320554A JP63155230A JP15523088A JPH01320554A JP H01320554 A JPH01320554 A JP H01320554A JP 63155230 A JP63155230 A JP 63155230A JP 15523088 A JP15523088 A JP 15523088A JP H01320554 A JPH01320554 A JP H01320554A
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- Japan
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- memory
- data
- driver
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 72
- 241001465382 Physalis alkekengi Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ読出し回路に関し、特に情報処理装置に
用いられるメモリ読出し回路に関する。
用いられるメモリ読出し回路に関する。
えｉ辣韮
従来、この種のメモリ続出し回路においては、同一のメ
モリアドレスで指定されるメモリのデータが一度に読出
される構造となっていた。
モリアドレスで指定されるメモリのデータが一度に読出
される構造となっていた。
このような従来のメモリ読出し回路では、同一のメモリ
アドレスで指定されるメモリのデータが一度に続出され
る構造となっていたので、マイクロプロセッサによって
連続するメモリから特定位置の１ビツトのデータを読出
ず処理が繰返し行われるビットテストを実施する場合に
は、メモリアドレス毎に特定位置の１ビットのデータを
読出す処理を繰返さなければならず、処理の高速化が損
なわれるという欠点がある。
アドレスで指定されるメモリのデータが一度に続出され
る構造となっていたので、マイクロプロセッサによって
連続するメモリから特定位置の１ビツトのデータを読出
ず処理が繰返し行われるビットテストを実施する場合に
は、メモリアドレス毎に特定位置の１ビットのデータを
読出す処理を繰返さなければならず、処理の高速化が損
なわれるという欠点がある。
九団二且煎
本発明は上記のような従来のらのの欠点を除去すべくな
されたもので、マイクロブ１７セツサによってピッＩ−
テストを実施する場合に、メモリからのデータの読出し
回数を減少させ、処理速度を向上させることができるメ
モリ読出し回路の提供を目的とする。
されたもので、マイクロブ１７セツサによってピッＩ−
テストを実施する場合に、メモリからのデータの読出し
回数を減少させ、処理速度を向上させることができるメ
モリ読出し回路の提供を目的とする。
発明の栢成
本発明によるメモリ読出し回路は、連続するメモリアド
レスが順次割付けられた複数のメモリ素子と、＋ｉｌ記
複数のメモリ素子各々から読出されたデータのうち特定
ビットを予め定められた所定順序に並び換えて出力する
出力手段とを有することを特徴とする。
レスが順次割付けられた複数のメモリ素子と、＋ｉｌ記
複数のメモリ素子各々から読出されたデータのうち特定
ビットを予め定められた所定順序に並び換えて出力する
出力手段とを有することを特徴とする。
罠虚贋
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る９図において、本発明の一実施例によるメモリ読出し
回路は、メモリ素子１〜４と、コントローラ５と、ドラ
イバ６〜１０とを含んで構成されている。
る９図において、本発明の一実施例によるメモリ読出し
回路は、メモリ素子１〜４と、コントローラ５と、ドラ
イバ６〜１０とを含んで構成されている。
ここで、第１図においてはメモリの読出し部分のみを示
し、メモリの書込み部分は省略しである。
し、メモリの書込み部分は省略しである。
また、メモリに格納されるデータのビット幅は４ビツト
である。
である。
メモリ素子１にはアドレス４ｎ（ｎ＝ｏ、１．。
２、・・・・・・）で示されるデータが格納され、メモ
リ素子２にはアドレス４ｎ＋１で示されるデータが格納
されている。また、メモリ素子３にはアドレス４ｎ＋２
で示されるデータが格納され、メモリ素子４にはアドレ
ス４ｎ＋３で示されるデータが格納されている。
リ素子２にはアドレス４ｎ＋１で示されるデータが格納
されている。また、メモリ素子３にはアドレス４ｎ＋２
で示されるデータが格納され、メモリ素子４にはアドレ
ス４ｎ＋３で示されるデータが格納されている。
メモリ素子１〜４には夫々アドレス信号１０１とコント
ローラ５からのチップセレクト信号１０５〜１０８とが
入力され、これらアドレス信号１０１ とチップセレク
ト信号１０５〜１０８とにより指定されるデータがメモ
リ素子１〜４から出力される。
ローラ５からのチップセレクト信号１０５〜１０８とが
入力され、これらアドレス信号１０１ とチップセレク
ト信号１０５〜１０８とにより指定されるデータがメモ
リ素子１〜４から出力される。
ドライバ６〜１０には夫々メモリ素子１〜４からのデー
タとコントローラ５からのドライバセレクト信号１０９
〜１１３とが入力され、ドライバセレクト信号１０９〜
１１３によって指定されたドライバ６〜１０から対応す
るメモリ素子１〜４のデータが読出しデータ１１８〜１
２０として出力される。
タとコントローラ５からのドライバセレクト信号１０９
〜１１３とが入力され、ドライバセレクト信号１０９〜
１１３によって指定されたドライバ６〜１０から対応す
るメモリ素子１〜４のデータが読出しデータ１１８〜１
２０として出力される。
コントローラ５には下位２ビツトのアドレス信号１０２
．１０３と垂直読出し指示信号１０４とが入力され、こ
れら下位２ビツトのアドレス信号１０２，１０３と垂直
読出し指示信号１０４とによりメモリ素子１〜４にチッ
プセレクト信号１０５〜１０８を出力するとともに、ド
ライバ６〜１０にドライバセレクト信号１０９〜１１３
を出力する。
．１０３と垂直読出し指示信号１０４とが入力され、こ
れら下位２ビツトのアドレス信号１０２，１０３と垂直
読出し指示信号１０４とによりメモリ素子１〜４にチッ
プセレクト信号１０５〜１０８を出力するとともに、ド
ライバ６〜１０にドライバセレクト信号１０９〜１１３
を出力する。
次に、本発明の一実施例の動作について説明する。
まず、コントローラ５への垂直読出し指示信号１０４が
有効でない場合には、コントローラ５からは下位２ビツ
トのアドレス信号１０２．１０３により選択されるメモ
リ素子１〜４に対してチップセレクト信号１０５〜１０
８が出力され、そのメモリ素子１〜４に対応するドライ
バ６〜９にドライバセレクト信号１０９〜１１２が出力
される。
有効でない場合には、コントローラ５からは下位２ビツ
トのアドレス信号１０２．１０３により選択されるメモ
リ素子１〜４に対してチップセレクト信号１０５〜１０
８が出力され、そのメモリ素子１〜４に対応するドライ
バ６〜９にドライバセレクト信号１０９〜１１２が出力
される。
すなわち、下位２ビツトのアドレス信号１０２．１０３
が’ｏ、ｏ”であれば、メモリ素子１にチップセレクト
信号１０５が出力され、ドライバ６にドライバセレクト
信号１０９が出力されて、メモリ素子１に格納されてい
るデータが読出しデータ１１８〜１２１として出力され
る。
が’ｏ、ｏ”であれば、メモリ素子１にチップセレクト
信号１０５が出力され、ドライバ６にドライバセレクト
信号１０９が出力されて、メモリ素子１に格納されてい
るデータが読出しデータ１１８〜１２１として出力され
る。
下位２ビツトのアドレス信号１０２，１０３が“０゜１
”であれば、メモリ素子２にチップセレクト信号１０６
が出力され、ドライバ７にドライバセレクト信号１１０
が出力されて、メモリ素子２に格納されているデータが
読出しデータ１１８〜１２１として出力される。
”であれば、メモリ素子２にチップセレクト信号１０６
が出力され、ドライバ７にドライバセレクト信号１１０
が出力されて、メモリ素子２に格納されているデータが
読出しデータ１１８〜１２１として出力される。
下位２ビツトのアドレス信号１０２．１０３が１゜０“
であれば、メモリ素子３にチップセレクト信号１０７が
出力され、ドライバ８にドライバセレクト信号１１１が
出力されて、メモリ素子３に格納されているデータが読
出しデータ１１８〜１２１ として出力される。
であれば、メモリ素子３にチップセレクト信号１０７が
出力され、ドライバ８にドライバセレクト信号１１１が
出力されて、メモリ素子３に格納されているデータが読
出しデータ１１８〜１２１ として出力される。
下位２ビツトのアドレス信号１０２，１０３が“１゜１
″であれば、メモリ素子４にチップセレクト信号１０８
が出力され、ドライバ９にドライバセレクト信号１１２
が出力されて、メモリ素子４に格納されているデータが
読出しデータ１１８〜１２１として出力される。
″であれば、メモリ素子４にチップセレクト信号１０８
が出力され、ドライバ９にドライバセレクト信号１１２
が出力されて、メモリ素子４に格納されているデータが
読出しデータ１１８〜１２１として出力される。
これにより、アドレス信号１０１〜１０３によって示さ
れるデータがメモリ素子１〜４から読出され、そのデー
タがドライバ６〜９から読出しデータ１１８〜１２１
として出力される。
れるデータがメモリ素子１〜４から読出され、そのデー
タがドライバ６〜９から読出しデータ１１８〜１２１
として出力される。
また、コントローラ５への垂直読出し指示信号１０４が
有効である場合には、コントローラ５は下位２ビツトの
アドレス信号１０２．１０３の内容とは無関係に、メモ
リ素子１〜４に対してチツプセレクｌ−信号１０５〜１
０８を出力し、ドライバ１０に対してドライバセレクト
信号１１３を出力する。
有効である場合には、コントローラ５は下位２ビツトの
アドレス信号１０２．１０３の内容とは無関係に、メモ
リ素子１〜４に対してチツプセレクｌ−信号１０５〜１
０８を出力し、ドライバ１０に対してドライバセレクト
信号１１３を出力する。
ここで、ドライバ１０には各メモリ素子１〜４に格納さ
れたデータの最上位ビットのみが垂直読出しデータ１１
４〜１１７として順番に入力されており、ドライバ１０
からはメモリ素子１からの垂直読出しデータ１１４が読
出しデータ１１８として出力され、メモリ素子２からの
垂直読出しデータ１１５が読出しデータ１１９として出
力され、メモリ素子３からの垂直読出しデータ１１６が
読出しデータ１２０として出力され、メモリ素子４から
の垂直読出しデータ１１７が読出しデータ１２１として
出力される。
れたデータの最上位ビットのみが垂直読出しデータ１１
４〜１１７として順番に入力されており、ドライバ１０
からはメモリ素子１からの垂直読出しデータ１１４が読
出しデータ１１８として出力され、メモリ素子２からの
垂直読出しデータ１１５が読出しデータ１１９として出
力され、メモリ素子３からの垂直読出しデータ１１６が
読出しデータ１２０として出力され、メモリ素子４から
の垂直読出しデータ１１７が読出しデータ１２１として
出力される。
よって、アドレス信号１０１で示される連続する４番地
に各々格納されたデータの最上位ビットを一度で出力す
ることができ、マイクロプロセッサによってビットテス
トを実施する場合に、メモリからのデータの読出し回数
を減少させることができる。
に各々格納されたデータの最上位ビットを一度で出力す
ることができ、マイクロプロセッサによってビットテス
トを実施する場合に、メモリからのデータの読出し回数
を減少させることができる。
このように、連続するメモリアドレスを複数のメモリ素
子１−＝、−４に分割して割付け、それらメモリ素子１
〜４に格納されたデータの最」−位ビットを予め定めら
れた順序でドライバ１０から一度に出力するようにする
ことによって、マイクロプロセッサによって連続するメ
モリから特定位置の１ビツトのデータを読出ず処理が繰
返し行われるビットテストを実施する場合に、メモリか
らのデータの読出し回数を減少させることができ、処理
を高速化することができる。
子１−＝、−４に分割して割付け、それらメモリ素子１
〜４に格納されたデータの最」−位ビットを予め定めら
れた順序でドライバ１０から一度に出力するようにする
ことによって、マイクロプロセッサによって連続するメ
モリから特定位置の１ビツトのデータを読出ず処理が繰
返し行われるビットテストを実施する場合に、メモリか
らのデータの読出し回数を減少させることができ、処理
を高速化することができる。
尚、本発明の一実施例ではメモリを４つのメモリ素子１
〜４から構成させ、それらメモリ素子１〜４各々に格納
されたデータの最上位ビットを一度に出力するようにし
たが、メモリ素子の数はいくつでもよく、またメモリ素
子名々に格納されたデータのうちどのピッＩ・でも−度
に出力させることができるのは明白であり、これらに限
定されない。
〜４から構成させ、それらメモリ素子１〜４各々に格納
されたデータの最上位ビットを一度に出力するようにし
たが、メモリ素子の数はいくつでもよく、またメモリ素
子名々に格納されたデータのうちどのピッＩ・でも−度
に出力させることができるのは明白であり、これらに限
定されない。
光刃しＬ党里
以上説明したように本発明によれば、連続するメモリア
ドレスが順次割付けられた複数のメモリ素子名々から読
出されたデータのうち特定ビットを予め定められた所定
順序に並び換えて出力するようにすることによって、マ
イクロプロセッサによってビットテストを実施する場合
に、メモリからのデータの読出し回数を減少させ、処理
速度を向上させることができるという効果がある。
ドレスが順次割付けられた複数のメモリ素子名々から読
出されたデータのうち特定ビットを予め定められた所定
順序に並び換えて出力するようにすることによって、マ
イクロプロセッサによってビットテストを実施する場合
に、メモリからのデータの読出し回数を減少させ、処理
速度を向上させることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜４・・・・・・メモリ素子 ５・・・・・・コンｌ−ローラ ６〜１０・−・・・・ドライバ
る。 主要部分の符号の説明 １〜４・・・・・・メモリ素子 ５・・・・・・コンｌ−ローラ ６〜１０・−・・・・ドライバ
Claims (1)
- （１）連続するメモリアドレスが順次割付けられた複数
のメモリ素子と、前記複数のメモリ素子各々から読出さ
れたデータのうち特定ビットを予め定められた所定順序
に並び換えて出力する出力手段とを有することを特徴と
するメモリ読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155230A JPH01320554A (ja) | 1988-06-23 | 1988-06-23 | メモリ読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155230A JPH01320554A (ja) | 1988-06-23 | 1988-06-23 | メモリ読出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320554A true JPH01320554A (ja) | 1989-12-26 |
Family
ID=15601374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155230A Pending JPH01320554A (ja) | 1988-06-23 | 1988-06-23 | メモリ読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320554A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142449A (ja) * | 1983-12-28 | 1985-07-27 | Hitachi Ltd | デ−タ変換回路 |
-
1988
- 1988-06-23 JP JP63155230A patent/JPH01320554A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142449A (ja) * | 1983-12-28 | 1985-07-27 | Hitachi Ltd | デ−タ変換回路 |
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