JPH01320557A - 共有記憶装置 - Google Patents
共有記憶装置Info
- Publication number
- JPH01320557A JPH01320557A JP63154098A JP15409888A JPH01320557A JP H01320557 A JPH01320557 A JP H01320557A JP 63154098 A JP63154098 A JP 63154098A JP 15409888 A JP15409888 A JP 15409888A JP H01320557 A JPH01320557 A JP H01320557A
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- storage device
- protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、計算機の共有記憶装置における共有記憶領
域の保護管理の簡略化とアクセスのスルーブツトを向上
できるようにした共有記憶装置に関するものである。
域の保護管理の簡略化とアクセスのスルーブツトを向上
できるようにした共有記憶装置に関するものである。
第３図は例えば特開昭５６−１４３０６３号公報に示さ
れた従来の共有記憶装置を示すシステム構成図であり、
図において、１は記憶装置、２はインタフェース装置で
あり、記憶装置１に、２ａ。 ２ｂ、２ｅのごとく複数台接続される。 ３は計算機で、インタフェース装置２を介して３ａ、３
ｂ、３ｃのごとく複数台接続される。４はバス制御装置
、５はバスであり、上記各インタフェース装置２８〜２
ｃ、記憶装置１．バス制御袋Ｗ４を接続し、共有記憶装
置を構成する。 記憶装置１は、アドレスレジスタ１１．データレジスタ
１２．保護キーレジスタ１３．保護キーと保護ロックと
を比較する比較回路１４．メモリ１５および保護ロック
メモリ１６で構成される。 インタフェース装置２はアドレスレジスタ２１゜データ
レジスタ２２．保護キーレジスタ２３および記憶保護検
知回路２４で構成される。 次に動作について説明する。共有記憶装置に接続する複
数台よりなる計算機３ａ〜３ｃはそれぞれインタフェー
ス装置２ａ〜２ｃにより記憶装置Ｉをアクセスする。イ
ンタフェース装置２ａ〜２Ｃのそれぞれからのアクセス
要求はバス制御装置４により優先権を決定し、許可され
たインタフェース装置２ａ〜２ｃのうちのいずれががバ
ス５を使用できるように制御される。 こめ方法については、良く知られているバス制御方式に
より実施されるが、後述するこの発明の目的には影響を
与えない。 いま、記憶装置１のメモリ１５にデータを書き込む場合
の例について計算機３ａ、インタフェース装置２ａをそ
れぞれ代表して説明する。計算機３ａはインタフェース
装置２ａのアドレスレジスタ２１に書き込みアドレスを
、データレジスタ２２に書き込みデータを、保護キーレ
ジスタ２３にデータ書き込み時の保護キーをそれぞれ設
定し、記憶装置１ヘアクセス要求する。 バス制御装置４によりバス５の使用を許可されると、記
憶装置１のアドレスレジスタ１１にアドレスレジスタ２
１に設定されたアドレスを、データレジスタ１２にデー
タレジスタ２２に設定されたデータを、保護キーレジス
タ１３に保護キーレジスタ２３に設定された保護キーを
それぞれ取り込む。そして、アドレスレジスタ１１の内
容にしたがい、保護ロックメモリ１６から保護ロックを
読み出し、保護キーレジスタ１３の内容と比較回路１４
を用いて比較する。 比較した結果、書き込み可能と判断した場合は、アドレ
スレジスタ１１で示すメモリ１５のアドレスにデータレ
ジスタ１２の内容が書き込まれる。 書き込み不可と判断した場合は、書き込みは禁止され、
比較回路１４から記憶保護検知回路２４に書き込み不可
である旨の信号を送り、計算機３にエラーが報告される
。 次に保護ロックと保護キーの比較の方法について説明す
る。次の第１表は１ビツトで書き込み保護を行う場合の
一例を示している。 く第 １ 表〉 この第１表において、保護キーが“０”の場合は、保護
ロックの内容にかかわらず書き込み可能であり、保護キ
ーが″“１′”の場合は保護ロックの内容が０″のとき
に書き込み不可、“１″のときに書き込み可能である。 保護ロックメモリ１６には、あらがじめ計算機３のいず
れかにより保護ロックが書き込まれている。 以上のごとく、共有記憶領域は記憶装置１例の保護ロッ
クメモリ１６によって一元的に管理される。
れた従来の共有記憶装置を示すシステム構成図であり、
図において、１は記憶装置、２はインタフェース装置で
あり、記憶装置１に、２ａ。 ２ｂ、２ｅのごとく複数台接続される。 ３は計算機で、インタフェース装置２を介して３ａ、３
ｂ、３ｃのごとく複数台接続される。４はバス制御装置
、５はバスであり、上記各インタフェース装置２８〜２
ｃ、記憶装置１．バス制御袋Ｗ４を接続し、共有記憶装
置を構成する。 記憶装置１は、アドレスレジスタ１１．データレジスタ
１２．保護キーレジスタ１３．保護キーと保護ロックと
を比較する比較回路１４．メモリ１５および保護ロック
メモリ１６で構成される。 インタフェース装置２はアドレスレジスタ２１゜データ
レジスタ２２．保護キーレジスタ２３および記憶保護検
知回路２４で構成される。 次に動作について説明する。共有記憶装置に接続する複
数台よりなる計算機３ａ〜３ｃはそれぞれインタフェー
ス装置２ａ〜２ｃにより記憶装置Ｉをアクセスする。イ
ンタフェース装置２ａ〜２Ｃのそれぞれからのアクセス
要求はバス制御装置４により優先権を決定し、許可され
たインタフェース装置２ａ〜２ｃのうちのいずれががバ
ス５を使用できるように制御される。 こめ方法については、良く知られているバス制御方式に
より実施されるが、後述するこの発明の目的には影響を
与えない。 いま、記憶装置１のメモリ１５にデータを書き込む場合
の例について計算機３ａ、インタフェース装置２ａをそ
れぞれ代表して説明する。計算機３ａはインタフェース
装置２ａのアドレスレジスタ２１に書き込みアドレスを
、データレジスタ２２に書き込みデータを、保護キーレ
ジスタ２３にデータ書き込み時の保護キーをそれぞれ設
定し、記憶装置１ヘアクセス要求する。 バス制御装置４によりバス５の使用を許可されると、記
憶装置１のアドレスレジスタ１１にアドレスレジスタ２
１に設定されたアドレスを、データレジスタ１２にデー
タレジスタ２２に設定されたデータを、保護キーレジス
タ１３に保護キーレジスタ２３に設定された保護キーを
それぞれ取り込む。そして、アドレスレジスタ１１の内
容にしたがい、保護ロックメモリ１６から保護ロックを
読み出し、保護キーレジスタ１３の内容と比較回路１４
を用いて比較する。 比較した結果、書き込み可能と判断した場合は、アドレ
スレジスタ１１で示すメモリ１５のアドレスにデータレ
ジスタ１２の内容が書き込まれる。 書き込み不可と判断した場合は、書き込みは禁止され、
比較回路１４から記憶保護検知回路２４に書き込み不可
である旨の信号を送り、計算機３にエラーが報告される
。 次に保護ロックと保護キーの比較の方法について説明す
る。次の第１表は１ビツトで書き込み保護を行う場合の
一例を示している。 く第 １ 表〉 この第１表において、保護キーが“０”の場合は、保護
ロックの内容にかかわらず書き込み可能であり、保護キ
ーが″“１′”の場合は保護ロックの内容が０″のとき
に書き込み不可、“１″のときに書き込み可能である。 保護ロックメモリ１６には、あらがじめ計算機３のいず
れかにより保護ロックが書き込まれている。 以上のごとく、共有記憶領域は記憶装置１例の保護ロッ
クメモリ１６によって一元的に管理される。
【発明が解決しようとする１２題】
従来の共有記憶装置は以上のように構成されているので
、記憶装置１ヘアクセス要求が許可されてはじめて保護
されている領域か否かを判別しなければならず、無意味
な記憶装置１へのアクセスによるバス５の競合が生じ、
共有記憶装置のスルーブツトが悪くなるなどの問題点が
あった。 この発明は上記のような問題点を解消するためになされ
たもので、記憶装置内の共有記憶領域の保護管理を簡単
化できるとともに、共有記憶領域へのアクセスのスルー
プットを向上させることができる共有記憶装置を得るこ
とを目的とする。
、記憶装置１ヘアクセス要求が許可されてはじめて保護
されている領域か否かを判別しなければならず、無意味
な記憶装置１へのアクセスによるバス５の競合が生じ、
共有記憶装置のスルーブツトが悪くなるなどの問題点が
あった。 この発明は上記のような問題点を解消するためになされ
たもので、記憶装置内の共有記憶領域の保護管理を簡単
化できるとともに、共有記憶領域へのアクセスのスルー
プットを向上させることができる共有記憶装置を得るこ
とを目的とする。
この発明に係る共有記憶装置は、記憶装置と複数台の計
算機との間のインタフェース装置またはバス制御装置の
いずれか一方に設けられ、記憶装置に対していずれかの
計算機がバスをアクセスする前に読み書き対象の記憶領
域の読み書き許可状態を判断する判断手段とを設けたも
のである。
算機との間のインタフェース装置またはバス制御装置の
いずれか一方に設けられ、記憶装置に対していずれかの
計算機がバスをアクセスする前に読み書き対象の記憶領
域の読み書き許可状態を判断する判断手段とを設けたも
のである。
【作用】
この発明における判断手段は記憶装置に対していずれか
の計算機がバスをアクセスする前に読み書き対象の記憶
領域の読み書き許可状態をアクセスしようとするアドレ
スの保護ロックと計算機が設定する保護キーとから、こ
の計算機がアクセスしようとする領域がアクセス禁止か
否かを判断する。
の計算機がバスをアクセスする前に読み書き対象の記憶
領域の読み書き許可状態をアクセスしようとするアドレ
スの保護ロックと計算機が設定する保護キーとから、こ
の計算機がアクセスしようとする領域がアクセス禁止か
否かを判断する。
以下、この発明の一実施例を図について説明する。第１
図において、第３図と同一符号は同一または相当部分を
示す、２６は第３図の保護ロックメモリ１６と同様の保
護ロックメモリであり、インタフェース装置２内に設け
られている。 また、２５はインタフェース装置２内に設けられ、保護
キーと保護ロックとを比較する比較回路である。保護ロ
ックメモリ２６と比較回路２５と保護キーレジスタ２３
とにより読み書き対象の記憶領域の読み書き許可状態を
判断する判断手段を構成している。６は排他制御装置で
ある。 なお、記憶装置Ｊはアドレスレジスタ１１．データレジ
スタ１２．メモリ１５とにより構成され、第３図で示し
た保護キーレジスタ１３．保護ロックメモリ１６および
比較回路１４が省略されている。 また、インタフェース装置２は１台のみが複数台の計算
機３と記憶装置１との間に接続されている。インタフェ
ース装置２のその他の部分は第３図と同じである。 次に動作について説明する。いま、記憶装置１のメモリ
１５にデータを書き込む場合の例について説明する。記
憶装置１をアクセスしようとする計算機３は排他制御装
置６にその旨を通知する。 排他制御装置６は内部のフラグをチエツクする。 このフラグは複数ある計算機３のうちいずれかから記憶
装置１のアクセス要求があるとセットされ、アクセス要
求のあった計算機３が後述するアクセスする共有記憶領
域の保護チエ・ツク終了後、再びこの計算機３から解除
命令があるとフラグがリセットされる。したがって、フ
ラグがセットされている間、他の計算機は共有記憶領域
の保護チエツクは行うことはできない。 排他制御装置６から計算機３に共有記憶領域の保護チエ
ツク許可がでると、その保護チエツク許可が出された計
算機３は共イ１記憶領域の保護チエツクを行う。 すなわち、計算機３はインタフェース装置２のアドレス
レジスタ２１に書き込みアドレスを、データレジスタ２
２に書き込みデータを、保護キーレジスタ２３にデータ
書き込み時の保護キーをそれぞれ設定する。そして、ア
ドレスレジスタ２工の内容にしたがい、保護ロックメモ
リ２６から保護ロックを読み出し、保護キーレジスタ２
３の内容と比較回路２５を用いて比較する。 比較した結果、書き込み可能と判断した場合は記憶装置
１ヘアクセスを要求する。バス制御装置４により記憶袋
ｙ１１の使用が許可されると、記憶装置１のアドレスレ
ジスタ１１にアドレスレジスタ２１のアドレスを取り込
み、データレジスタ１２にデータレジスタ２２のデータ
を取り込み、アドレスレジスタ１１で示すメモリ１５の
アドレスにデータレジスタ１２の内容が書き込まれる。 また、比較回路２５により書き込み不可と判断した場合
は、記憶装置１へのアクセス要求は禁止され、記憶保護
検知回路２４に書き込み不可である旨の信号を比較回路
２５から送り、計算機３にエラーが報告される。 なお、上記実施例では、インタフェース装置２内に保護
領域のチエツクを行う判断手段を設けたが、第２図に示
すように、バス制御装置４内に第１図に示すのと同じ保
Ｗ ｅｌｌ域のクニックを行う判断手段を設けることに
よって、第１図に示す排他制御装置６を省くことができ
、なおかつ第１図の実施例と同じ効果を奏する。 第２図において、バス制御装置４はバス５の使用許可を
計算機３に与える前に、保護領域のチエツクを行い、書
き込み不可である場合には計算機３にバスの使用権を与
えないよう構成され、第３図と同一符号は同一または相
当部分を示す。 この第２図において、４１はアドレスレジスタ、４２は
データレジスタ、４３は保護キーレジスタ、４４は記憶
保護検知回路、４６は第３図の保護ロックメモリ１６と
同様の保護ロックメモリ、４５は保護キーと保護ロック
とを比較する比較回路である。保護キーレジスタ４３．
比較回路４５．保護ロックメモリ４６とにより、第１図
の場合と同様に判断手段を構成している。 なお、インタフェース装置２は第３図と同様の構成とな
っており、記憶装置１は第１図と同様の構成となってい
る。 次に動作について説明する。第２図において計算機３は
共有の記憶装置１に書き込みを行う場合、インタフェー
ス装置２のアドレスレジスタ２１゜データレジスタ２２
．保護キーレジスタ２３にそれぞれアドレス、データ、
保護キーを設定する。 設定されたそれぞれのデータは同時にバス制御装置４内
のアドレスレジスタ４１．データレジスタ４２．保護キ
ーレジスタ４３に取り込まれ、第１図の実施例で説明し
たのと同様にして、書き込み可能か否かを比較回路４５
で判断し、書き込み可能と判断された場合は、バス制御
装置４はバス使用状態を調べ、使用可であれば、アドレ
スレジスタ４１とデータレジスタ４２の内容をバス５を
介して記憶装置ｌのアドレスレジスタ１１．データレジ
スタ１２に取り込まれ、メモリ１５に書き込みを行う。 書き込み不可と判断された場合は、書き込みが禁止され
、記憶保護検知回路４４に書き込み不可である旨の信号
を送り、計算機３にエラーが報告される。
図において、第３図と同一符号は同一または相当部分を
示す、２６は第３図の保護ロックメモリ１６と同様の保
護ロックメモリであり、インタフェース装置２内に設け
られている。 また、２５はインタフェース装置２内に設けられ、保護
キーと保護ロックとを比較する比較回路である。保護ロ
ックメモリ２６と比較回路２５と保護キーレジスタ２３
とにより読み書き対象の記憶領域の読み書き許可状態を
判断する判断手段を構成している。６は排他制御装置で
ある。 なお、記憶装置Ｊはアドレスレジスタ１１．データレジ
スタ１２．メモリ１５とにより構成され、第３図で示し
た保護キーレジスタ１３．保護ロックメモリ１６および
比較回路１４が省略されている。 また、インタフェース装置２は１台のみが複数台の計算
機３と記憶装置１との間に接続されている。インタフェ
ース装置２のその他の部分は第３図と同じである。 次に動作について説明する。いま、記憶装置１のメモリ
１５にデータを書き込む場合の例について説明する。記
憶装置１をアクセスしようとする計算機３は排他制御装
置６にその旨を通知する。 排他制御装置６は内部のフラグをチエツクする。 このフラグは複数ある計算機３のうちいずれかから記憶
装置１のアクセス要求があるとセットされ、アクセス要
求のあった計算機３が後述するアクセスする共有記憶領
域の保護チエ・ツク終了後、再びこの計算機３から解除
命令があるとフラグがリセットされる。したがって、フ
ラグがセットされている間、他の計算機は共有記憶領域
の保護チエツクは行うことはできない。 排他制御装置６から計算機３に共有記憶領域の保護チエ
ツク許可がでると、その保護チエツク許可が出された計
算機３は共イ１記憶領域の保護チエツクを行う。 すなわち、計算機３はインタフェース装置２のアドレス
レジスタ２１に書き込みアドレスを、データレジスタ２
２に書き込みデータを、保護キーレジスタ２３にデータ
書き込み時の保護キーをそれぞれ設定する。そして、ア
ドレスレジスタ２工の内容にしたがい、保護ロックメモ
リ２６から保護ロックを読み出し、保護キーレジスタ２
３の内容と比較回路２５を用いて比較する。 比較した結果、書き込み可能と判断した場合は記憶装置
１ヘアクセスを要求する。バス制御装置４により記憶袋
ｙ１１の使用が許可されると、記憶装置１のアドレスレ
ジスタ１１にアドレスレジスタ２１のアドレスを取り込
み、データレジスタ１２にデータレジスタ２２のデータ
を取り込み、アドレスレジスタ１１で示すメモリ１５の
アドレスにデータレジスタ１２の内容が書き込まれる。 また、比較回路２５により書き込み不可と判断した場合
は、記憶装置１へのアクセス要求は禁止され、記憶保護
検知回路２４に書き込み不可である旨の信号を比較回路
２５から送り、計算機３にエラーが報告される。 なお、上記実施例では、インタフェース装置２内に保護
領域のチエツクを行う判断手段を設けたが、第２図に示
すように、バス制御装置４内に第１図に示すのと同じ保
Ｗ ｅｌｌ域のクニックを行う判断手段を設けることに
よって、第１図に示す排他制御装置６を省くことができ
、なおかつ第１図の実施例と同じ効果を奏する。 第２図において、バス制御装置４はバス５の使用許可を
計算機３に与える前に、保護領域のチエツクを行い、書
き込み不可である場合には計算機３にバスの使用権を与
えないよう構成され、第３図と同一符号は同一または相
当部分を示す。 この第２図において、４１はアドレスレジスタ、４２は
データレジスタ、４３は保護キーレジスタ、４４は記憶
保護検知回路、４６は第３図の保護ロックメモリ１６と
同様の保護ロックメモリ、４５は保護キーと保護ロック
とを比較する比較回路である。保護キーレジスタ４３．
比較回路４５．保護ロックメモリ４６とにより、第１図
の場合と同様に判断手段を構成している。 なお、インタフェース装置２は第３図と同様の構成とな
っており、記憶装置１は第１図と同様の構成となってい
る。 次に動作について説明する。第２図において計算機３は
共有の記憶装置１に書き込みを行う場合、インタフェー
ス装置２のアドレスレジスタ２１゜データレジスタ２２
．保護キーレジスタ２３にそれぞれアドレス、データ、
保護キーを設定する。 設定されたそれぞれのデータは同時にバス制御装置４内
のアドレスレジスタ４１．データレジスタ４２．保護キ
ーレジスタ４３に取り込まれ、第１図の実施例で説明し
たのと同様にして、書き込み可能か否かを比較回路４５
で判断し、書き込み可能と判断された場合は、バス制御
装置４はバス使用状態を調べ、使用可であれば、アドレ
スレジスタ４１とデータレジスタ４２の内容をバス５を
介して記憶装置ｌのアドレスレジスタ１１．データレジ
スタ１２に取り込まれ、メモリ１５に書き込みを行う。 書き込み不可と判断された場合は、書き込みが禁止され
、記憶保護検知回路４４に書き込み不可である旨の信号
を送り、計算機３にエラーが報告される。
以上のように、この発明によれば、いずれかの計算機が
記憶装置をアクセスする前にインタフェース装置または
バス制御装置内で保護されている領域か否かを一元的に
管理するように構成したので、装置が簡単になり、また
無意味な記憶装置へのアクセス要求がなくなり、バスの
競合が少なくなる。これによって、記憶装置のスルーブ
ツトも向上する効果がある。
記憶装置をアクセスする前にインタフェース装置または
バス制御装置内で保護されている領域か否かを一元的に
管理するように構成したので、装置が簡単になり、また
無意味な記憶装置へのアクセス要求がなくなり、バスの
競合が少なくなる。これによって、記憶装置のスルーブ
ツトも向上する効果がある。
第１図はこの発明の一実施例による共有記憶装置を示す
システム構成図、第２図はこの発明の他の実施例による
共有記憶装置のシステム構成図、第３図は従来の共有記
憶装置を示すシステム構成図である。 ■は記憶装置、２はインタフェース装置、３は計算機、
４はバス制御装置、５はバス、２３．４３は保護キーレ
ジスタ、２６．４６は保護ロックメモリ、２５．４５は
比較回路。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）− 第 １ 図 第 ３１
システム構成図、第２図はこの発明の他の実施例による
共有記憶装置のシステム構成図、第３図は従来の共有記
憶装置を示すシステム構成図である。 ■は記憶装置、２はインタフェース装置、３は計算機、
４はバス制御装置、５はバス、２３．４３は保護キーレ
ジスタ、２６．４６は保護ロックメモリ、２５．４５は
比較回路。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）− 第 １ 図 第 ３１
Claims (1)
- 複数の計算機と、この複数の計算機に対して共通に設け
られた記憶装置と、この記憶装置とバスを介して接続さ
れかつ上記複数の計算機に接続された１台のインタフェ
ース装置と、上記複数の計算機のうちのいずれかから上
記記憶装置のアクセス要求の発生時に上記バスの使用の
許可の可否を判断するバス制御装置と、このバス制御装
置と上記インタフェース装置とのいずれか一方に設けら
れ、上記記憶装置に対して上記いずれかの計算機が上記
バスをアクセスする前に読み書き対象の記憶領域の読み
書き許可状態を判断する判断手段とを備えた共有記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154098A JPH01320557A (ja) | 1988-06-22 | 1988-06-22 | 共有記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154098A JPH01320557A (ja) | 1988-06-22 | 1988-06-22 | 共有記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320557A true JPH01320557A (ja) | 1989-12-26 |
Family
ID=15576871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154098A Pending JPH01320557A (ja) | 1988-06-22 | 1988-06-22 | 共有記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320557A (ja) |
-
1988
- 1988-06-22 JP JP63154098A patent/JPH01320557A/ja active Pending
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