JPH01321728A - アナログ／デジタル変換器の制御方法 - Google Patents
アナログ／デジタル変換器の制御方法Info
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- JPH01321728A JPH01321728A JP15521688A JP15521688A JPH01321728A JP H01321728 A JPH01321728 A JP H01321728A JP 15521688 A JP15521688 A JP 15521688A JP 15521688 A JP15521688 A JP 15521688A JP H01321728 A JPH01321728 A JP H01321728A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ／デジタル変換器の制御方法に関し、
特に半導体基板上に構成され半導体集積回路に内蔵され
るチョッパ比較器を用いたＲ−２Ｒ抵抗ラダー方式のア
ナログ／デジタル変換器を提案するものである。
特に半導体基板上に構成され半導体集積回路に内蔵され
るチョッパ比較器を用いたＲ−２Ｒ抵抗ラダー方式のア
ナログ／デジタル変換器を提案するものである。
第２図は例えばチョッパ型比較器を用いたアナログ／デ
ジタル変換器（以下＾／Ｄ変換器という）として既に知
られているＲ−２Ｒ抵抗ラダー方式の＾／Ｄ変換器の回
路図である。抵抗アレー９の各端部にには、例えば基準
電圧％Ｖの正側基準電源入力端子１０及び基準電圧ＯＶ
の負側基準電源入力端子１１が各接続されている。スイ
ッチ群７には抵抗アレー９における抵抗を相互に接続し
ている各接続点の電圧及び４ビツトの逐次近似レジスタ
８の値が人力されている。スイッチ群７の出力たる参照
電圧Ｖ ＩＩＥＦを第１の半導体スイッチ１を介してキ
ャパシタ５の一端に与えており、また電圧入力端子６の
入力端子ＶＩＮを第２の半導体スイッチ２を介して；１
−ヤパシタ５の一端に与えている。キャパシタ５の他端
はインバータ４の入力端と接続されており、インバータ
４には第３の半導体スイッチ３を並列接続し７ている。
ジタル変換器（以下＾／Ｄ変換器という）として既に知
られているＲ−２Ｒ抵抗ラダー方式の＾／Ｄ変換器の回
路図である。抵抗アレー９の各端部にには、例えば基準
電圧％Ｖの正側基準電源入力端子１０及び基準電圧ＯＶ
の負側基準電源入力端子１１が各接続されている。スイ
ッチ群７には抵抗アレー９における抵抗を相互に接続し
ている各接続点の電圧及び４ビツトの逐次近似レジスタ
８の値が人力されている。スイッチ群７の出力たる参照
電圧Ｖ ＩＩＥＦを第１の半導体スイッチ１を介してキ
ャパシタ５の一端に与えており、また電圧入力端子６の
入力端子ＶＩＮを第２の半導体スイッチ２を介して；１
−ヤパシタ５の一端に与えている。キャパシタ５の他端
はインバータ４の入力端と接続されており、インバータ
４には第３の半導体スイッチ３を並列接続し７ている。
キャパシタ５により、半導体スイッチｌ、２．３を後述
するタイミングでオン、オフさせることにより電圧入力
端子６の入力電圧Ｖ １ Ｈとスイッチ群７の参照電圧
Ｖ ＲＥＦとの差を得る。インパーク４の出力は制御回
路１２に与えられている。制御回路１２はインバータ４
の出力及び制御回路１２の内部タイミングにより、逐次
近似レジスタ８及び半導体スイッチ１，２．３を制御す
る。なお、前記第１．第２．第３の半導体スイッチ１，
２，３、キャパシタ５及び・インバータ４によりチョッ
パ比較器を構成している。
するタイミングでオン、オフさせることにより電圧入力
端子６の入力電圧Ｖ １ Ｈとスイッチ群７の参照電圧
Ｖ ＲＥＦとの差を得る。インパーク４の出力は制御回
路１２に与えられている。制御回路１２はインバータ４
の出力及び制御回路１２の内部タイミングにより、逐次
近似レジスタ８及び半導体スイッチ１，２．３を制御す
る。なお、前記第１．第２．第３の半導体スイッチ１，
２，３、キャパシタ５及び・インバータ４によりチョッ
パ比較器を構成している。
逐次近似レジスタ８の出力８−０．８−１．８−２．８
−３はビットＯ，ビット１．ビット２．ビット３であり
、以下、出力状態を４ビツトまとめて１６進数０１６〜
Ｆ＋６で表している。
−３はビットＯ，ビット１．ビット２．ビット３であり
、以下、出力状態を４ビツトまとめて１６進数０１６〜
Ｆ＋６で表している。
次にこのＡ／Ｄ変換器の動作を第２図及び第３図により
説明する。第３図はアナログ／デジタル変ｔＭ ＜以下
＾／Ｄ変換という）を行う場合のタイミングチャートで
あって横軸が時間となっている。
説明する。第３図はアナログ／デジタル変ｔＭ ＜以下
＾／Ｄ変換という）を行う場合のタイミングチャートで
あって横軸が時間となっている。
先ず半導体スイッチ３をオンし、インバータ４の入力端
と出力側とを同電位にする。この電位Ｖ。
と出力側とを同電位にする。この電位Ｖ。
はインバータ４の入出力特性により定まる。次に半導体
スイッチ２をオンし、キャパシタ５を電圧入力端子６の
入力電圧ＶＩＮと前記電位■。との電位差を与えて充電
する。
スイッチ２をオンし、キャパシタ５を電圧入力端子６の
入力電圧ＶＩＮと前記電位■。との電位差を与えて充電
する。
その後、半導体スイッチ２をオフし、更に半導体スイッ
チ３をオフした後に半導体スイッチ１をオンさせ、キャ
パシタ５にスイッチ群７が出力する参照電圧Ｖ Ｂ Ｅ
ｙを与える。このとき、逐次近似レジスタ８の値はｒ
８１６Ｊとなっており、スイッチ群７の参照電圧Ｖ Ｒ
ＥＦは抵抗アレー７の％Ｖの電圧が選択されて出力され
ている。このときインバータ４の入力電圧ＶＩＮがＶ
ｌ、ｌ＞ ’Ａ ＶＲＥＦ （７）場合はインバータ４
の入力側の電位は電位■。より低く、それ故その出力は
ｒｌＪになり、一方ＶＩＮく’Ａ ＶＲＥＦの場合は電
位■。より高くその出力は「０」になる。いま、Ｖ Ｉ
Ｎ＞ ’Ａ ＶＲＥＦ Ｔ：あったため、次に逐次近似
レジスタ８の値をｒｃ、、Ｊにし、スイッチ群７が３／
４ Ｖ ＲＥＦを選択するようにする。
チ３をオフした後に半導体スイッチ１をオンさせ、キャ
パシタ５にスイッチ群７が出力する参照電圧Ｖ Ｂ Ｅ
ｙを与える。このとき、逐次近似レジスタ８の値はｒ
８１６Ｊとなっており、スイッチ群７の参照電圧Ｖ Ｒ
ＥＦは抵抗アレー７の％Ｖの電圧が選択されて出力され
ている。このときインバータ４の入力電圧ＶＩＮがＶ
ｌ、ｌ＞ ’Ａ ＶＲＥＦ （７）場合はインバータ４
の入力側の電位は電位■。より低く、それ故その出力は
ｒｌＪになり、一方ＶＩＮく’Ａ ＶＲＥＦの場合は電
位■。より高くその出力は「０」になる。いま、Ｖ Ｉ
Ｎ＞ ’Ａ ＶＲＥＦ Ｔ：あったため、次に逐次近似
レジスタ８の値をｒｃ、、Ｊにし、スイッチ群７が３／
４ Ｖ ＲＥＦを選択するようにする。
更に再度半導体スイッチ３，２をオンさせ、キャパシタ
５を再充電した後、半導体スイッチ１をオンさせて、電
圧入力端子６の入力電圧■、とスイッチ群７の参照電圧
３／４ Ｖ ＲＥＦとを比較する。このような動作を４
回繰返して４ビットのＡ／Ｄ変換動作を終了し、４ビツ
トの逐次近似レジスタにＡ／Ｄ変換値が設定される。
５を再充電した後、半導体スイッチ１をオンさせて、電
圧入力端子６の入力電圧■、とスイッチ群７の参照電圧
３／４ Ｖ ＲＥＦとを比較する。このような動作を４
回繰返して４ビットのＡ／Ｄ変換動作を終了し、４ビツ
トの逐次近似レジスタにＡ／Ｄ変換値が設定される。
そして、このように半導体スイッチ２．３をオンさせる
ことにより、漏洩電流によるキャパシタ５の放電を防い
でいる。
ことにより、漏洩電流によるキャパシタ５の放電を防い
でいる。
前述したＲ−２＋１抵抗ラダー方式のＡ／ｒｌ変換器の
制御方法は、スイッチ群が出力する参照電圧を変更する
都度キャパシタを再充電するため、瞬時的に変動する入
力電圧をＡ／Ｄ変換するためには、その入力電圧をサン
プリングするサンプルホールド回路を入力電圧端子６の
前段に設ける必要がある。
制御方法は、スイッチ群が出力する参照電圧を変更する
都度キャパシタを再充電するため、瞬時的に変動する入
力電圧をＡ／Ｄ変換するためには、その入力電圧をサン
プリングするサンプルホールド回路を入力電圧端子６の
前段に設ける必要がある。
また再充電のために半導体スイッチがオン、オフする動
作時間を必要として、Ａ／Ｄ変換動作が遅いという問題
がある。
作時間を必要として、Ａ／Ｄ変換動作が遅いという問題
がある。
本発明は前述した問題に鑑み、サンプルホールド回路を
用いず、瞬時的に変動する入力電圧を迅速にＡ／Ｄ変換
できるＡ／Ｄ変換器の制御方法を提供することを目的と
する。
用いず、瞬時的に変動する入力電圧を迅速にＡ／Ｄ変換
できるＡ／Ｄ変換器の制御方法を提供することを目的と
する。
本発明に係るアナログ／デジタル変換器の制御方法は、
キャパシタの充電をＡ／Ｄ変換を行う期間に一度行う。
キャパシタの充電をＡ／Ｄ変換を行う期間に一度行う。
第２．第３のスイッチがともにオンし、第１のスイッチ
がオフして、キャパシタはアナログからデジタルに変換
すべき入力電圧により充電される。
がオフして、キャパシタはアナログからデジタルに変換
すべき入力電圧により充電される。
第２のスイッチをオフに保持し、第３のスイソチがオフ
して第１のスイッチがオンすると、参照電圧がキャパシ
タに与えられる。入力電圧と参照電圧との差に関連して
参照電圧が順次変更される。
して第１のスイッチがオンすると、参照電圧がキャパシ
タに与えられる。入力電圧と参照電圧との差に関連して
参照電圧が順次変更される。
これにより、アナログ／デジタル変換器の出力電圧がキ
ャパシタ充電時の入力電圧になる。
ャパシタ充電時の入力電圧になる。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係るアナログ／デジタル変換器の制御
方法によるその動作のタイミングチャートであり、Ａ／
Ｄ変換器には第２図に示したＡ／Ｄ変換器を用いる。
方法によるその動作のタイミングチャートであり、Ａ／
Ｄ変換器には第２図に示したＡ／Ｄ変換器を用いる。
さ°ζ、Ａ／Ｄ変換動作を開始するに当たり、先ず半導
体スイッチ３に続いて半導体スイッチ２がオンする。こ
のとき、従来のＡ／Ｄ変換器と同様にインバータ４の人
、出力電圧は、インバータ４の人。
体スイッチ３に続いて半導体スイッチ２がオンする。こ
のとき、従来のＡ／Ｄ変換器と同様にインバータ４の人
、出力電圧は、インバータ４の人。
出力特性で定まる電位■。になり、キャパシタ５は電圧
入力端子６の入力端子ＶＩＮと電位ｖ０との電位差によ
って充電される。その後半導体スイッチ２のオフに続い
て半導体スイッチ３がオフし、半導体スイッチ１がオン
する。そしてチョッパ比較器をこのような状態に保ち、
先ず逐次比較レジスタ８の出力を８１６にセットし、ス
イッチ群７の参照電圧％ ＶＲＥＦを選択して、入力電
圧ｖ１と参照電圧％ ＶＲＥＦとの差を得る。
入力端子６の入力端子ＶＩＮと電位ｖ０との電位差によ
って充電される。その後半導体スイッチ２のオフに続い
て半導体スイッチ３がオフし、半導体スイッチ１がオン
する。そしてチョッパ比較器をこのような状態に保ち、
先ず逐次比較レジスタ８の出力を８１６にセットし、ス
イッチ群７の参照電圧％ ＶＲＥＦを選択して、入力電
圧ｖ１と参照電圧％ ＶＲＥＦとの差を得る。
このとき、ｖｌＮ＞〃ｖＲＥＦであるからインバータ４
の出力は「０」となる。そして次に同様に３／４Ｖ Ｒ
ＥＦとの差を得る。このときも半導体スイッチ１．２．
３はともにオン、オフ動作をさせていないからキャパシ
タ５は最初に充電した入力電圧ＶＩＮに保持されている
ので、半導体スイッチ２がオフする直前の入力電圧ＶＩ
Ｎとの差を得ることになる。
の出力は「０」となる。そして次に同様に３／４Ｖ Ｒ
ＥＦとの差を得る。このときも半導体スイッチ１．２．
３はともにオン、オフ動作をさせていないからキャパシ
タ５は最初に充電した入力電圧ＶＩＮに保持されている
ので、半導体スイッチ２がオフする直前の入力電圧ＶＩ
Ｎとの差を得ることになる。
以降、スイッチ群７の参照電圧５／８ ＶＩＥＦとの比
較、１１／１６ Ｖ ＲＥＦとの比較もすべて半導体ス
イッチ２がオフする直前の入力電圧ＶＩＮに対して行わ
れ、最後に半導体スイッチ２がオフする直前の入力電圧
ＶＩＮのＡ／Ｄ変換値が逐次近似レジスタ８から得られ
る。”こ６ように＾／Ｄ変換している期間、従来のよう
に半導体スイッチ１，２．３を切換えないからＡ／Ｄ変
換動作が極めて速くなる。
較、１１／１６ Ｖ ＲＥＦとの比較もすべて半導体ス
イッチ２がオフする直前の入力電圧ＶＩＮに対して行わ
れ、最後に半導体スイッチ２がオフする直前の入力電圧
ＶＩＮのＡ／Ｄ変換値が逐次近似レジスタ８から得られ
る。”こ６ように＾／Ｄ変換している期間、従来のよう
に半導体スイッチ１，２．３を切換えないからＡ／Ｄ変
換動作が極めて速くなる。
以上詳述したように本発明は、入力電圧を与える第２の
半導体スイッチをＡ／Ｄ変換動作の開始時にオンさせて
、アナログをデジタルに変換すべき入力電圧でキャパシ
タを充電した後にオフさせてその状態を保ち、その後は
逐次近似レジスタの値で選択されたスイッチ群からの参
照電圧と、キャパシタの充電電圧との差を得て参照電圧
を逐次変更し、Ａ／Ｄ変換器の出力電圧をキャパシタ充
電時の入力電圧になすから、迅速に＾／Ｄ変換が行え、
変動する入力電圧に対応でき、サンプルボールド回路を
要しないＡ／Ｄ変換器を提供できる優れた効果を奏する
。
半導体スイッチをＡ／Ｄ変換動作の開始時にオンさせて
、アナログをデジタルに変換すべき入力電圧でキャパシ
タを充電した後にオフさせてその状態を保ち、その後は
逐次近似レジスタの値で選択されたスイッチ群からの参
照電圧と、キャパシタの充電電圧との差を得て参照電圧
を逐次変更し、Ａ／Ｄ変換器の出力電圧をキャパシタ充
電時の入力電圧になすから、迅速に＾／Ｄ変換が行え、
変動する入力電圧に対応でき、サンプルボールド回路を
要しないＡ／Ｄ変換器を提供できる優れた効果を奏する
。
第１図は本発明に係るアナログ／デジタル変換器の制御
方法によるアナログ／デジタル変換動作のタイミングチ
ャート、第２図はＲ−２Ｒ抵抗ラダー方式のアナログ／
デジタル変換器の回路図、第３図は従来の制御方法によ
るアナログ／デジタル変換動作のタイミングチャートで
ある。 １．２．３・・・半導体スイッチ ４・・・インバータ
５・・・キャパシタ ６・・・電圧入力端子 ７・・・
スイッチ群 ８・・・逐次近似レジスタ ９・・・抵抗
アレー１２・・・制御回路 なお、図中、同一符号は同一、又は相当部分を示す。
方法によるアナログ／デジタル変換動作のタイミングチ
ャート、第２図はＲ−２Ｒ抵抗ラダー方式のアナログ／
デジタル変換器の回路図、第３図は従来の制御方法によ
るアナログ／デジタル変換動作のタイミングチャートで
ある。 １．２．３・・・半導体スイッチ ４・・・インバータ
５・・・キャパシタ ６・・・電圧入力端子 ７・・・
スイッチ群 ８・・・逐次近似レジスタ ９・・・抵抗
アレー１２・・・制御回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- １．制御回路が出力するデジタルデータをアナログデー
タに変換するデジタル／アナログ変換部の出力と、アナ
ログをデジタルに変換すべき入力電圧とを第１，第２の
スイッチを夫々介してキャパシタに与え、第３のスイッ
チによりキャパシタの充電を可能にしており、キャパシ
タの充電電圧に関連して前記制御回路のデジタルデータ
を決定するＲ−２Ｒ抵抗ラダー方式のアナログ／デジタ
ル変換器の制御方法において、 前記第２，第３のスイッチをともにオンさ せ、第１のスイッチをオフさせて前記キャパシタを前記
入力電圧で充電し、充電後に第２，第３のスイッチをと
もにオフさせ、第１のスイッチをオンさせてその状態を
保ち、前記デジタル／アナログ変換部の参照電圧を順次
変化させてアナログ／デジタル変換器の出力電圧を、前
記キャパシタ充電時の入力電圧になすことを特徴とする
アナログ／デジタル変換器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155216A JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155216A JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321728A true JPH01321728A (ja) | 1989-12-27 |
| JP2623298B2 JP2623298B2 (ja) | 1997-06-25 |
Family
ID=15601055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155216A Expired - Fee Related JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623298B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2760153A1 (fr) * | 1997-02-24 | 1998-08-28 | Mitsubishi Electric Eng | Procede de commande d'un convertisseur analogique-numerique |
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561136A (en) * | 1978-10-31 | 1980-05-08 | Fujitsu Ltd | Analog-digital converter |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
-
1988
- 1988-06-23 JP JP63155216A patent/JP2623298B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561136A (en) * | 1978-10-31 | 1980-05-08 | Fujitsu Ltd | Analog-digital converter |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
| US6288668B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
| FR2760153A1 (fr) * | 1997-02-24 | 1998-08-28 | Mitsubishi Electric Eng | Procede de commande d'un convertisseur analogique-numerique |
| US5877719A (en) * | 1997-02-24 | 1999-03-02 | Mitsubishi Electric Engineering Co., Ltd. | Method of controlling analog-to-digital converter |
| DE19738561C2 (de) * | 1997-02-24 | 2002-06-27 | Mitsubishi Electric Eng | Verfahren zum Steuern von Analog-Digital-Wandlern |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2623298B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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