JPH0136146B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、メモリより読出されたデータと画像
データにもとづき演算を行ない、その演算結果は
再びメモリに書込される演算処理装置に関し、特
にリアルタイム処理を行なうのに好適な演算処理
装置に関するものである。

リードモデフアイライト処理を行なう演算処理
装置は一般に画像処理に用いられるが、その場合
テレビレートの高速処理が要求されるものとなつ
ている。第１図は画像処理装置に用いた場合での
例を示したものであるが、これによると画像メモ
リ３より読出された濃淡画像データ（多値化デー
タ）あるいは２値化画像データは特徴抽出装置２
により画素毎にその特徴が抽出され、抽出された
特徴データと画像メモリ３からの画像データを用
い演算処理装置１は累積などの各種演算を行なう
ようにしてなる。各種演算を行なうことにより濃
淡ヒストグラムや画像内における要素の面積、重
心などが作成あるいは求められるようになつてい
るものである。

しかしながら、従来技術に係る演算処理装置に
おいてはテレビレートの高速処理が困難であり、
場合によつては演算結果をメモリに書込し得ない
という欠点がある。

この欠点を第２図、第３図により詳細に説明す
れば以下のようである。

即ち、第２図は従来技術に係る演算処理装置の
一般的な構成を示したもので、第１図における特
徴データはアドレスレジスタ１１０を介し特徴デ
ータ累積メモリ１００にアドレス信号１５２とし
て入力されるようになつている。特徴データは具
体的にはパターン個有のラベルナンバを示してい
る。テレビレートの画素クロツク号１５１によつ
て特徴データ、画像データはそれぞれアドレスレ
ジスタ１１０、データレジスタ１２０にセツトさ
れるが、このうち画像データは演算器１５０に直
接与えられる。一方、Ｒ／制御信号１５７をリ
ードモードにおいた状態でRAMとしての特徴デ
ータ累積メモリ１００を特徴データによつてアク
セスすれば、、その特徴データ対応のアドレスか
らはその特徴データ対応の内容がメモリデータバ
ス１５３、メモリデータレジスタ１３０、演算器
入力データバス１５４を介し演算器１５０に読み
出されるが、これは画像データとの間で演算され
るようになつているものである。演算器１５０に
より出力される演算結果１５５はバツフア１４
０、メモリ書込専用バス１５６、メモリデータバ
ス１５３を介し特徴データ累積メモリ１００内に
おける特徴データ対応のアドレスに書き込まれる
といつた処理が行なわれているわけである。な
お、符号１５８は読出に要する時間経過後メモリ
制御回路（図示せず）より出力されるリードデー
タラツチ信号を、また、符号１５９はデータ書込
に要する時間の間出力される書込データ送出信号
を示す。

第３図ａ〜ｇはその要部における入出力信号の
タイミングを示したものである。これによると特
徴データは画素クロツク信号１５１（第３図ａ参
照）の立上りでアドレスレジスタ１１０に順次セ
ツトされるが、セツトし終るまでにある程度の時
間を要する。即ち、画素クロツク信号１５１の立
上りから時間t₁後にアドレスレジスタ１１０より
その特徴データADDR₁が第３図ｂに示す如くア
ドレス信号１５２として出力されるものである。
このアドレス信号１５２の出力時点から時間t₂後
にメモリデータバス１５３上にはそのアドレス対
応の内容が、更に時間t₃後には演算器入力データ
バス１５４上にその内容が読み出されることが第
３図ｃ，ｄに示されているが、これからも判るよ
うに読出にt₁＋t₂＋t₃もの多くの時間を要するこ
とになる。この後演算器１５０で既述の演算が行
なわれるわけであるが、結果を得るまでにまた多
くの時間を要するものとなつている。第３図ｅは
実に演算に多くの時間t₄を要して初めて結果
RESULT_iが得られることを示しているが、結果
は更にバツフア１４０によつて遅延されることは
明らかである。第３図ｆは結果が得られてから時
間t₅後にメモリ書込専用バス１５６上に結果が出
力されることを、また、第３図ｇはメモリ書込専
用バス１５６上に結果が出力されている間にＲ／
Ｗ制御信号１５７をライトモードにおくことによ
つてその結果が特徴データ累積メモリ１００に書
込されることを示しているが、特徴データ累積メ
モリ１００への書込が極めて困難であるというも
のである。書込を確実に行なうためにはＲ／制
御信号１５７がライトモードからリードモードに
変化する時点を境にしてその前後の時間t₆，t₇で
書込データが確定していなければならないが、書
込をＴ（Ｔ；画素クロツク信号１５１の周期
（167ns程度））−（t₁＋t₂＋t₄＋t₅）の時間内に行な
わなければならず演算に多くの時間を要する場合
には書込時間を保障し得なくなるものである。場
合によつては演算結果を書込することが不可能と
なるわけである。このような不具合を解消するた
めには高速に動作する演算器を用いればよいが、
このようにする場合には新たに装置が安価に構成
し得なくなるという問題が生じる。

よつて本発明の目的は、高速動作の演算器を要
することなく確実にデータの書込を行ない得る演
算処理装置を供するにある。

この目的のため本発明は、画素クロツク信号の
１周期内で読出、演算および書込を行なうことな
く、画素クロツク信号の２周期の間にそれら読
出、演算および書込を行なうようになしたもので
ある。即ち、画素クロツク信号の１周期前半で読
出を、その周期後半から次の周期前半にかけては
演算を行ない、演算結果の書込はその次周期後半
で行なうようにしたものである。勿論上記読出お
よび書込に並行しては他の２つの特徴データに係
る演算が行なわれ、同じく上記演算に並行して他
の２つの特徴データに係る書込と読出が順次行な
われるようになしたものであり、このように処理
すべく構成する場合は高速動作演算器を要しなく
ともデータの書込は確実に行なわれるところとな
るものである。

以下、本発明を第４図から第９図により説明す
る。

先ず第４図は本発明による装置の全体構成を機
能ブロツクとして示したものである。これによる
と全体は特徴データ累積メモリ（部）１００、ア
ドレス分割部２００、アドレス比較部３００、演
算部５００およびデータ制御部４００よりなる。
このうち特徴データ累積メモリ１００は従来のも
のと同様であるが、Ｒ／制御信号は画素クロツ
ク信号１５１とされる。これにより特徴データ累
積メモリ１００はクロツク周期前半はリードモー
ドに、周期後半はライトモードにおかれるように
なつている。また、アドレス分割部２００は画素
クロツク信号１５１に同期して更新可とされる特
徴データを画素クロツク信号に同期して取り込み
クロツク周期前半は現特徴データを読出アドレス
信号として、また、周期後半は現特徴データの１
つの直前の特徴データに係る読出アドレス信号を
書込アドレス信号として出力するためのものであ
る。更にアドレス比較部３００は同一の特徴デー
タが連続して入力される場合を考慮して設けられ
たものであり、現特徴データと１つ直前のそれと
を比較し、比較結果にもとづき演算結果を特徴デ
ータ累積メモリ１００からの読出データに代えて
演算部５００に入力させるか否かを制御するよう
になつている。相異なる特徴データが順次入力す
る場合演算結果はデータ制御部４００を介し特徴
データ累積メモリ１００に書込されるが、同一の
特徴データが順次入力する場合には演算結果が得
られないうちに正しくないデータが読出され、画
像データと演算されることから、これを防止する
ために一致に係る比較結果が得られる場合には演
算結果をデータ制御部４００を介し演算部５００
に戻し画像データと演算されるようにするもので
ある。なお、上記構成部分の詳細な構成について
は後述するところである。

第５図ａ，ｂは従来技術に係る処理態様と本発
明に係るそれを示したものである。図示の如く２
クロツク周期分示しているが、これによると従来
にあつてはそれぞれのクロツク周期Ｔ内において
特徴データ１，２に係る読出、演算および書込が
行なわれるようになつている。しかし、本発明に
よる場合はクロツク周期前半で読出が行なわれ、
読出された内容と画像データとの間の演算はクロ
ツク周期後半より次クロツク周期前半に亘つて行
なわれる。演算結果はその次クロツク周期後半で
特徴データ累積メモリに書込されるわけである。
図は特徴データｂを中心とした処理を示している
が、図からも判るように特徴データｂの処理に並
行して特徴データａ，ｂの処理も行なわれること
が特徴となつている。このように画像単位に１画
素毎に処理を行なうといつた具合に処理の連続性
に着目して第５図ｂに示す如くに処理する場合
は、演算時間を最大クロツク周期近くにすること
が可能となり、動作速度が遅い演算器を用いても
十分に実時間処理を行ない得るものである。

本発明の概要は以上のようであるが、第６図以
降の図面により更に詳述すれば以下のようであ
る。

即ち、第６図は第４図に示したものの一例での
詳細な構成を示したものである。これによるとア
ドレス信号としての特徴データはアドレス分割部
２００で画素クロツク信号１５１をシフトパルス
としてシフトされる。ラツチ回路２１０，２２０
がシフトレジスタとして機能しているわけである
が、図示の如く関係にある場合はラツチ回路２１
０からは現特徴データのアドレス信号２１１が、
また、ラツチ回路２２０からは１つ直前の特徴デ
ータのアドレス信号２２１が得られるものであ
る。ここで画素クロツク信号１５１がデユーテイ
比50％のクロツクパルスとしてセレクタ２３０を
制御する場合は、クロツク周期前半においてはア
ドレス信号２１１が、クロツク周期後半において
はアドレス信号２２１が特徴データ累積メモリ１
００に対するアドレス信号２３１として得られる
ことになる。一方、Ｒ／制御信号は画素クロツ
ク信号１５１そのものとされるから、特徴データ
累積メモリ１００はクロツク周期前半においては
リードモードに、またクロツク周期後半において
はライトモードにおかれることになる。ところで
アドレス信号２１１は次のクロツク周期後半で再
びアドレス信号２３１として出現するから、原則
的には第５図ｂに示す如くに処理されるものであ
る。しかしながら、同一の特徴データが連続して
入力する場合は例外である。既に述べたようにこ
のような場合には、前クロツク周期の前半で読出
された内容に対する演算結果がまだ書込されない
うちに現クロツク周期前半で同一のアドレスが読
出アクセスされるから、そのアドレスより読出さ
れる内容は更新前のものであつて、正しいもので
はないからである。この不具合を回避すべくアド
レス比較部を設け、比較結果によつて演算結果を
演算部に入力させるか否かを制御しているわけで
ある。

先ず同一特徴データが連続して入力されない場
合について第７図ａ〜ｊを参照しつつ説明する。

第７図中ａ，ｂは画素クロツク信号とそれの反
転信号を、また、ｃ，ｄはアドレス信号２１１，
２２１の変化を３クロツク周期分に亘つて示した
ものであるが、アドレス信号２１１，２２１が図
示の如くに変化する場合アドレス信号２３１は同
図ｅに示す如くに変化することになる。以下クロ
ツク周期T_o前半にアドレス信号２３１として出
力される特徴データADDR_iに着目すれば、それ
に対する読出データDATA_iは第７図ｆに示す如
くにメモリデータバス４１１上に出力されラツチ
回路４１０に保持されるようになつている。画素
クロツク信号１５１の反転信号であるラツチ信号
５１は画素クロツク信号１５１をインバータ５０
によつて反転させることによつて得られるが、こ
れによりDATA_iは第７図ｇに示すようにクロツ
ク周期T_o後半からクロツク周期T_o+1前半に亘つ
て演算器５２０に与えられるわけである。一方、
DATA_iに対する画像データはラツチ信号５１に
よつてラツチ回路５１０にラツチされることか
ら、結局DATA_iと画像データは同一のタイミン
グで演算器５２０に入力され演算が行なわれるよ
うになるものである。その演算の結果RESULT_i
は第７図ｈに示すタイミングで演算器出力バス５
２１上に出力されるが、これをラツチ信号５１に
よつてラツチ回路５３０にラツチすれば、
RESULT_iは第７図ｉに示す如くクロツク周期
T_o+1後半からクロツク周期T_o+2前半に亘つてラ
ツチ回路５３０に保持されるようになるものであ
る。

RESULT_iがラツチ回路５３０に確実にラツチ
されるためにはラツチ信号５１の立上り時点より
時間T_sp前にRESULT_iが確定している必要があ
るが、時間t_spの大きさはTTL素子の場合であつ
てもせいぜい数ナノ秒程度であるから、演算はほ
ぼ１クロツク周期以内で行なえばよいものであ
る。このようにしてラツチ回路５３０に保持され
たRESULT_iは演算結果バス５３１を介しデータ
制御部４００に送られるが、第７図ｊに示す如く
ラツチ信号５１がハイレベルの状態にある間バツ
フア４３０を介しメモリ書込専用バス４０１上に
出力されるから、特徴データ累積メモリ１００に
おけるアドレスADDR_iに時間的余裕大にして書
込され得るわけである。以上はADDR_iの特徴デ
ータについての説明であるが、それ以外の特徴デ
ータについても事情は全く同様であり、これ以上
の説明は特に要しない。

次に第８図ａ〜ｍにより同一特徴データが連続
して入力する場合について説明する。第８図にお
いてａ〜ｅはそれぞれ第７図ａ〜ｅに対応するも
のであるが、本例ではクロツク周期T_o（図示せ
ず）前半においては特徴データADDR_iが、その
後半においては特徴データADDR_i―₁がアドレス
信号２３１として出力される場合を想定してい
る。この場合ADDR_iとADDR_i+1とが同一である
とすれば、クロツク周期T_o+1のほぼ前半で第８
図ｉに示す如くにアドレス一致に係る比較結果信
号が得られることになる。即ち、直前のクロツク
周期におけるアドレス信号２１１は常にラツチ信
号５１によつて第８図ｈに示す如くラツチ回路３
１０に保持されるようになつており、保持された
アドレス信号３１１はアドレス信号２３１とコン
パレータ３２０で比較されるようになつているも
のである。クロツク周期T_o+1前半にアドレス信
号２３１として出力されるものはADDR_i+1であ
るから、クロツク周期T_o+1においてアドレス一
致に係る比較結果信号３２１が得られるものであ
る。比較結果信号３２１はＤ型フリツプフロツプ
３３０にラツチ信号５１によつて１クロツク周期
分保持されるが、この保持された比較結果信号３
３１とインバータ３４０によつてラツチ回路４１
０、バツフア４２０を制御するようにすれば、
DATA_i+1のラツ回路４１０からの出力は禁止さ
れその代りにRESULT_iがバツフア４２０を介し
演算器５２０に入力されるものである。即ち、特
徴データ累積メモリ１００からは第８図ｆに示す
ように一応DATA_i+1が読み出されるが結果的に
それが演算器入力データバス４１２上に出力され
ることはないものである。第８図ｇはその事情を
示したものである。しかし、その代りに演算結果
バス５３１上に出力されているRESULT_iがバツ
フア４２０、バツフア出力バス４１３を介し演算
器５２０に入力するわけである。これにより
RESULT_iと画像データとの間で演算が行なわ
れ、その演算結果RESULT_i+1はバツフア４００
を介し特徴データ累積メモリ１００におけるアド
レスADDR_i+1に書込されるようになるものであ
る。なお、第８図ｋ〜ｌはそれぞれ演算結果バス
５３１、バツフア出力バス４１３、演算器出力バ
ス５２１上における演算結果を示す。

以上は同一特徴データが２個連続する場合であ
るが、３個以上連続する場合も同様に処理される
こととは明らかであり、これ以上の説明は特に要
しない。

最後に第９図により他の例での本発明による置
の詳細な構成について説明する。第９図はその構
成を示したものであるが、構成上第６図に示すも
のと実質的に異なるところはアドレス分割部２０
０だけであり、したがつてその部分のみを詳細に
示している。第６図に示すものにおいてはセレク
タによつて２種類のアドレス信号を切換出力して
いるが、本例では出力制御付きのラツチ回路によ
つて２種類のアドレス信号を切換出力しようとす
るものである。即ち、ラツチ回路２１０，２５０
はそれぞれ第６図におけるラツチ回路２１０，２
２０に対応するものであるが、このうちラツチ回
路２５０からの出力は画素クロツク信号１５１の
状態によつて制御されるようになつている。本例
ではローレベル状態の場合に出力されるようにな
つている。これによつて出力されるものはクロツ
ク周期後半におけるアドレス信号であるが、前半
のものは出力制御付きのラツチ回路２４０によつ
ている。ラツチ回路２４０にラツチされる内容は
ラツチ回路２１０のものに同一であるが、その内
容が出力されるのは画素クロツク信号１５１の状
態がハイレベルにある間、即ち、ラツチ信号５１
がローレベルの状態にある間のみである。このよ
うに構成する場合でも同様に機能するものであ
る。

以上説明したように本発明は、メモリからの読
出動作、メモリへの書込動作と演算器での演算動
作とが並行して行なわれるようになしたものであ
る。したがつて、本発明による場合は、演算はほ
ぼ１クロツク周期以内で行なえば十分となり、高
速動作の演算器を使用せずとも確実にデータの書
込を行ない得るという効果がある。

【図面の簡単な説明】

第１図は、リードモデフアイライト処理を行な
う演算処理装置の画像処理装置への適用例を示す
図、第２図、第３図ａ〜ｇは、その演算処理装置
の従来技術に係る一般的構成とその要部における
入出力信号のタイミングを示す図、第４図は、本
発明による演算処理装置の全体構成を示す図、第
５図ａ，ｂは、従来技術に係る処理態様と本発明
に係るそれとを対比して示す図、第６図は、第４
図に示す構成を詳細にして示す図、第７図ａ〜
ｊ、第８図ａ〜ｍは、その要部における入出力信
号のタイミングを示す図、第９図は、本発明によ
る装置の他の詳細な構成例を示す図である。 １００…特徴データ累積メモリ（部）、２００
…アドレス分割部、３００…アドレス比較部、４
００…データ制御部、５００…演算部。

Claims (1)

【特許請求の範囲】
1. １ 多値化あるいは２値化された画像データとメ
   モリより読出されたデータとの間で画素毎に演算
   を行ない、該演算の結果は上記メモリに書込され
   るべくなしたリードモデフアイライト処理を行な
   う演算処理装置にして、画素クロツクのレートで
   入力する画像データ対応のアドレス信号を一時的
   に保持したうえ該アドレス信号を現画素クロツク
   周期前半で、現画素クロツク周期後半では１画素
   クロツク前のクロツク周期前半で出力されるアド
   レス信号をアクセスに係るアドレス信号として出
   力するアドレス分割部と、該分割部からのアドレ
   ス信号にもとづきアクセスされ、各画素クロツク
   周期の前半、後半でそれぞれリードモード、ライ
   トモードにおかれるメモリ部と、１画素クロツク
   前のクロツク周期前半に上記アドレス分割部より
   出力されるアドレス信号と現画素クロツク周期前
   半に上記アドレス分割部より出力されるアドレス
   信号とを比較するアドレス比較部と、画像データ
   と上記メモリ部より読出されるアドレス信号対応
   のデータとを画素毎に演算し、該演算に係る結果
   は１クロツク後のクロツク周期後半で上記メモリ
   に書込されるようにする演算部と、上記アドレス
   比較部からの比較結果信号が一致に係るものであ
   る場合に上記演算部より出力される演算結果を上
   記メモリからの読出データに代えて演算部に入力
   させるデータ制御部とからなる構成を特徴とする
   演算処理装置。