JPH0136638B2 - - Google Patents
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- JPH0136638B2 JPH0136638B2 JP56182083A JP18208381A JPH0136638B2 JP H0136638 B2 JPH0136638 B2 JP H0136638B2 JP 56182083 A JP56182083 A JP 56182083A JP 18208381 A JP18208381 A JP 18208381A JP H0136638 B2 JPH0136638 B2 JP H0136638B2
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- JP
- Japan
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- read
- signal
- modulation
- control device
- write
- Prior art date
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Description
【発明の詳細な説明】
本発明は、楽音信号を時間的に変調するデイジ
タル楽音変調装置に関し、デイジタル的に、しか
もサンプリングクロツク周波数を一定にしたまま
で楽音信号を時間的に伸縮するようにしたもので
ある。
タル楽音変調装置に関し、デイジタル的に、しか
もサンプリングクロツク周波数を一定にしたまま
で楽音信号を時間的に伸縮するようにしたもので
ある。
従来、楽音の変調には、振幅変調、位相変調、
遅延変調など、数多くの方法がある。そのうちで
広く用いられているのでは、バケツトブリゲート
デバイス（BBD）のように電荷転送素子の転送
クロツク周波数を変調信号で増減して、遅延時間
の変調を行なうものである。しかし、BBDはア
ナログ素子であるので、残留雑音が多いという欠
点がある。一方、デイジタルシフトレジスタを用
いれば、雑音は小さくなるが、シフト用クロツク
の周波数が変動するため、本来のクロツク周波数
が一定である周辺のシステムとの整合性が悪いと
いう欠点がある。
遅延変調など、数多くの方法がある。そのうちで
広く用いられているのでは、バケツトブリゲート
デバイス（BBD）のように電荷転送素子の転送
クロツク周波数を変調信号で増減して、遅延時間
の変調を行なうものである。しかし、BBDはア
ナログ素子であるので、残留雑音が多いという欠
点がある。一方、デイジタルシフトレジスタを用
いれば、雑音は小さくなるが、シフト用クロツク
の周波数が変動するため、本来のクロツク周波数
が一定である周辺のシステムとの整合性が悪いと
いう欠点がある。
本発明は、このような従来の問題を解決し、サ
ンプリングクロツク周波数を一定にしたままで、
デイジタル的に遅延変調をかけることができるよ
うにしたデイジタル楽音変調装置を提供するもの
である。
ンプリングクロツク周波数を一定にしたままで、
デイジタル的に遅延変調をかけることができるよ
うにしたデイジタル楽音変調装置を提供するもの
である。
まず、本発明の基本原理について説明する。第
１図は本発明の基本構成を示すブロツク図であ
る。第１図において、１は変調信号発生器で、通
常可聴帯域より低い周波数の変調信号を、デイジ
タルコードの形で発生する。３は複数のアドレス
を有する読み書きメモリで、入力端子５より入力
される楽音信号を、所定の番地に順次記憶し、か
つ所定の番地に書き込まれた楽音信号を読み出す
ことができる。２はアドレス演算回路で、自己が
発生するアドレスと、上記変調信号とにより、書
き込みアドレスと読み出しアドレスとを発生する
と共に補間演算用の補間データを発生する。４は
補間演算回路で、読み書きメモリ３より出力され
る楽音信号に対してて補間データにもとづき補間
演算をほどこし、その出力信号を出力端子６より
出力する。
１図は本発明の基本構成を示すブロツク図であ
る。第１図において、１は変調信号発生器で、通
常可聴帯域より低い周波数の変調信号を、デイジ
タルコードの形で発生する。３は複数のアドレス
を有する読み書きメモリで、入力端子５より入力
される楽音信号を、所定の番地に順次記憶し、か
つ所定の番地に書き込まれた楽音信号を読み出す
ことができる。２はアドレス演算回路で、自己が
発生するアドレスと、上記変調信号とにより、書
き込みアドレスと読み出しアドレスとを発生する
と共に補間演算用の補間データを発生する。４は
補間演算回路で、読み書きメモリ３より出力され
る楽音信号に対してて補間データにもとづき補間
演算をほどこし、その出力信号を出力端子６より
出力する。
第１図の基本動作を第２図と共に説明する。入
力端子５より第２図ａのような楽音信号サンプル
Si、Si+1、Si+2、……、Si+8、……が入力される
と、これを読み書きメモリ３に順番に書き込んで
ゆく。書き込まれたサンプルを、第２図ｂのよう
に、ある時間遅れて読み出す。読み出されたサン
プルをSj、Sj+1、……、Sj+8、……とする。この
まま出力すれば、一定の時間遅れが発生するだけ
である。本発明では楽音信号サンプルを読み出す
際に、変調信号によつて読み出すアドレスを変え
るようにして波形の位相を変動させる。ただ楽音
信号サンプルの読み出しアドレスを増減させるだ
けでは、波形の並びがなめらかにならず不用な周
波数成分が発生したり、変調がなめらかでなくな
る。そこで本発明では、SjとSj+1の２つ以上のサ
ンプルを読み出し、変調信号の大きさのうち、下
位部分たとえば小数点以下の大きさにしたがつて
その間で補間演算し、その結果第２図ｃに示すSj
＊を出力する。
力端子５より第２図ａのような楽音信号サンプル
Si、Si+1、Si+2、……、Si+8、……が入力される
と、これを読み書きメモリ３に順番に書き込んで
ゆく。書き込まれたサンプルを、第２図ｂのよう
に、ある時間遅れて読み出す。読み出されたサン
プルをSj、Sj+1、……、Sj+8、……とする。この
まま出力すれば、一定の時間遅れが発生するだけ
である。本発明では楽音信号サンプルを読み出す
際に、変調信号によつて読み出すアドレスを変え
るようにして波形の位相を変動させる。ただ楽音
信号サンプルの読み出しアドレスを増減させるだ
けでは、波形の並びがなめらかにならず不用な周
波数成分が発生したり、変調がなめらかでなくな
る。そこで本発明では、SjとSj+1の２つ以上のサ
ンプルを読み出し、変調信号の大きさのうち、下
位部分たとえば小数点以下の大きさにしたがつて
その間で補間演算し、その結果第２図ｃに示すSj
＊を出力する。
このようにすれば、変調信号が変動すると、サ
ンプルの出力される時刻が変動するから遅延時間
の変動すなわち遅延変調が生じる。読み出す際に
（Sj、Sj+1）の組に対して、ｊが１ずつ増加する
のでなく、ｊが同じ値を保つて、補間位置のみが
変われば、時間遅れは大幅に増える。逆にｊが２
あるいは、それ以上増えると、遅れ時間が大幅に
小さくなる。ｊの増加の仕方は、書き込みにおけ
るｉの増加に対して、変調信号の大きさを加え
て、ｉの増加の具合を変化させるようにすればよ
い。
ンプルの出力される時刻が変動するから遅延時間
の変動すなわち遅延変調が生じる。読み出す際に
（Sj、Sj+1）の組に対して、ｊが１ずつ増加する
のでなく、ｊが同じ値を保つて、補間位置のみが
変われば、時間遅れは大幅に増える。逆にｊが２
あるいは、それ以上増えると、遅れ時間が大幅に
小さくなる。ｊの増加の仕方は、書き込みにおけ
るｉの増加に対して、変調信号の大きさを加え
て、ｉの増加の具合を変化させるようにすればよ
い。
基本的には、以上のような考え方により、入力
波形の時間軸上の伸縮が行なわれる。
波形の時間軸上の伸縮が行なわれる。
このような動作は、一定のクロツク周期に同期
して行えるから、これを時分割多重的に行なえ
ば、複数の入力信号に対して異なつた変調をかけ
ることが可能になる。
して行えるから、これを時分割多重的に行なえ
ば、複数の入力信号に対して異なつた変調をかけ
ることが可能になる。
第３図は、時分割多重の動作原理を説明するも
ので、ａは変調信号Ma、Mb、Mc、Mdの４種類
が順番に供給されることを示す。ｂは入力信号
Sa、Sb、Sc、Sdが順番に供給されることを示す。
ｃはMa、Mb、Mc、MdとSa、Sb、Sc、Sdとによ
りSa *、Sb *、Sc *、Sd *が順次得られることを示し
ている。
ので、ａは変調信号Ma、Mb、Mc、Mdの４種類
が順番に供給されることを示す。ｂは入力信号
Sa、Sb、Sc、Sdが順番に供給されることを示す。
ｃはMa、Mb、Mc、MdとSa、Sb、Sc、Sdとによ
りSa *、Sb *、Sc *、Sd *が順次得られることを示し
ている。
第４図は、本発明の第１の実施例のブロツク図
である。１は変調信号発生器である。２３は書き
込みアドレスｉを発生する７ビツトのカウンタ
で、タイミングパルスφ0によりカウントアツプ
される。７ビツトの書き込みアドレスｉはゲート
２５に加えられ、かつそのMSBがインバータ２
８により反転されて（ｉ−Ｎ）となり、加減算器
２１の一方の入力に加えられる。加減算器２１の
他方の入力には変調信号が加えられる。加減算器
２１の出力のうち上位７ビツトは読み出しアドレ
ス（ｉ−Ｎ＋α）としてゲート２７に加えられ
る。さらにこの上位ビツトは「１」加算器２４に
も加えられここで「１」が加算されて第２の読み
出しアドレス（ｊ−Ｎ＋α＋１）としてゲート２
６に加えられる。ゲート２５，２６，２７には、
それぞれタイミングパルスφ1、φ2、φ3が印加さ
れる。なお、タイミングパルスφ0、φ1、φ2、φ3
は第４図に併記しているような４相のタイミング
パルスである。そしてタイミングパルスφ1に書
き込みアドレスが、タイミングパルスφ2により
第１の読み出しアドレスが、タイミングパルス
φ3により第２の読み出しアドレスがそれぞれ選
択されて、読み書きメモリ３１のアドレス入力
ADに印加される。読み書きメモリ３１は、７ビ
ツトのアドレスに対応して、128個の１ワード16
ビツトメモリよりなるいわゆるランダムアクセス
メモリで構成されている。データ入力DIには、
入力端子５より入力信号が印加される。書き込み
端子WRに「１」が入力されると、その立下りで
アドレスADにより指定された16ビツトのメモリ
セルにDIが書き込まれる。WRが「０」のときに
は、アドレスADで指定されるアドレスの１ワー
ドが出力DOに現われる。３２は１ワード16ビツ
トのラツチで、クロツクがφ2であるので、第１
の読み出しアドレス（ｉ−Ｎ＋α）のサンプルが
記憶される。３２も１ワード16ビツトのラツチで
あるが、クロツクはφ3であるから第２の読み出
しアドレス（ｉ−Ｎ＋α＋１）のサンプルが記憶
される。これらのサンプルを、 Si、Sj+1（ｊ＝ｉ−Ｎ＋α） で表わす。サンプルSj、Sj+1は減算器４１に加え
られて、その差（Sj-1−Sj）が算出され、掛算器
４２に加えられる。掛算器４２の他方の入力には
加減算器２１の下位ビツトが入力される。掛算器
４２の出力と、サンプルSjとは加減算器４３に加
えられて、それらの和がSj *として出力端子６よ
り出力される。
である。１は変調信号発生器である。２３は書き
込みアドレスｉを発生する７ビツトのカウンタ
で、タイミングパルスφ0によりカウントアツプ
される。７ビツトの書き込みアドレスｉはゲート
２５に加えられ、かつそのMSBがインバータ２
８により反転されて（ｉ−Ｎ）となり、加減算器
２１の一方の入力に加えられる。加減算器２１の
他方の入力には変調信号が加えられる。加減算器
２１の出力のうち上位７ビツトは読み出しアドレ
ス（ｉ−Ｎ＋α）としてゲート２７に加えられ
る。さらにこの上位ビツトは「１」加算器２４に
も加えられここで「１」が加算されて第２の読み
出しアドレス（ｊ−Ｎ＋α＋１）としてゲート２
６に加えられる。ゲート２５，２６，２７には、
それぞれタイミングパルスφ1、φ2、φ3が印加さ
れる。なお、タイミングパルスφ0、φ1、φ2、φ3
は第４図に併記しているような４相のタイミング
パルスである。そしてタイミングパルスφ1に書
き込みアドレスが、タイミングパルスφ2により
第１の読み出しアドレスが、タイミングパルス
φ3により第２の読み出しアドレスがそれぞれ選
択されて、読み書きメモリ３１のアドレス入力
ADに印加される。読み書きメモリ３１は、７ビ
ツトのアドレスに対応して、128個の１ワード16
ビツトメモリよりなるいわゆるランダムアクセス
メモリで構成されている。データ入力DIには、
入力端子５より入力信号が印加される。書き込み
端子WRに「１」が入力されると、その立下りで
アドレスADにより指定された16ビツトのメモリ
セルにDIが書き込まれる。WRが「０」のときに
は、アドレスADで指定されるアドレスの１ワー
ドが出力DOに現われる。３２は１ワード16ビツ
トのラツチで、クロツクがφ2であるので、第１
の読み出しアドレス（ｉ−Ｎ＋α）のサンプルが
記憶される。３２も１ワード16ビツトのラツチで
あるが、クロツクはφ3であるから第２の読み出
しアドレス（ｉ−Ｎ＋α＋１）のサンプルが記憶
される。これらのサンプルを、 Si、Sj+1（ｊ＝ｉ−Ｎ＋α） で表わす。サンプルSj、Sj+1は減算器４１に加え
られて、その差（Sj-1−Sj）が算出され、掛算器
４２に加えられる。掛算器４２の他方の入力には
加減算器２１の下位ビツトが入力される。掛算器
４２の出力と、サンプルSjとは加減算器４３に加
えられて、それらの和がSj *として出力端子６よ
り出力される。
したがつて、タイミングパルスφ0でカウンタ
がｉになり、タイミングパルスφ1でアドレスｉ
にサンプルSiを書き込み、タイミングパルスφ2で
アドレス（ｉ−Ｎ＋α）よりSjを読み出し、タイ
ミングパルスφ3でアドレス（ｉ−Ｎ＋α＋１）
よりSj+1を読み出し、これらのSjとSj+1に対して
Sj *がその後出力されることになる。
がｉになり、タイミングパルスφ1でアドレスｉ
にサンプルSiを書き込み、タイミングパルスφ2で
アドレス（ｉ−Ｎ＋α）よりSjを読み出し、タイ
ミングパルスφ3でアドレス（ｉ−Ｎ＋α＋１）
よりSj+1を読み出し、これらのSjとSj+1に対して
Sj *がその後出力されることになる。
つぎに、アドレスと、補間の関係について説明
する。タイミングパルスφ0の周期をＴとする。
カウンタ２３は、アドレスｉに対応して、サンプ
ルタイミングiTを出力する。変調信号を次の(1)
式で表わす。
する。タイミングパルスφ0の周期をＴとする。
カウンタ２３は、アドレスｉに対応して、サンプ
ルタイミングiTを出力する。変調信号を次の(1)
式で表わす。
Ｍ（iT）＝MMTsinωniT …(1)
加減算器２１の一方の入力は、（ｉ−Ｎ）Ｔであ
る。したがつて、加減算器２１の和出力TR（iT）
は TR(iT)＝(i-N)Ｔ＋MMTsinωniT …(2) となる。ωnは、変調の角周波数でrad／ｓであ
る。MMは変調の深さを表わす。Ｎ≧MMとする。
読み出しの中心位置（ｉ−Ｎ）Ｔから、最大MM
Ｔだけずれた位置を読み出すことを意味する。Ｍ
は必ずしも整数でなくてよい。また時間的に変化
してもよい。(2)式の第２項全体は整数とは限らな
い。
る。したがつて、加減算器２１の和出力TR（iT）
は TR(iT)＝(i-N)Ｔ＋MMTsinωniT …(2) となる。ωnは、変調の角周波数でrad／ｓであ
る。MMは変調の深さを表わす。Ｎ≧MMとする。
読み出しの中心位置（ｉ−Ｎ）Ｔから、最大MM
Ｔだけずれた位置を読み出すことを意味する。Ｍ
は必ずしも整数でなくてよい。また時間的に変化
してもよい。(2)式の第２項全体は整数とは限らな
い。
ここでTR（iT）をＴで割つて整数部分をとり、
Ajと表わすと、 Aj＝〔(i-N)＋MMsinωniT〕＝ｉ−Ｎ＋α …(3) である。〔 〕は、小数点以下切り捨てを表わす。
αは整数である。
Ajと表わすと、 Aj＝〔(i-N)＋MMsinωniT〕＝ｉ−Ｎ＋α …(3) である。〔 〕は、小数点以下切り捨てを表わす。
αは整数である。
一方、小数点以下は
｛TR（iT）moduloT｝／Ｔ …(4)
で表わされる。
(3)式は、変調がなければ、本来（ｉ−Ｎ）を読
み出すべきところが、変調信号により、第２項の
分αだけずれたアドレスAjを読み出すことを意
味する。
み出すべきところが、変調信号により、第２項の
分αだけずれたアドレスAjを読み出すことを意
味する。
(4)式は、(2)式と(3)式の差を表わす。すなわち、
AjからAj+1方向へのずれ分に相当する。本実施
例ではこのずれ、すなわち、補間データ量にした
がつて、Ajでのサンプル値SjとAj+1でのサンプル
値Sj+1の間を直線補間で求めようとしている。
AjからAj+1方向へのずれ分に相当する。本実施
例ではこのずれ、すなわち、補間データ量にした
がつて、Ajでのサンプル値SjとAj+1でのサンプル
値Sj+1の間を直線補間で求めようとしている。
掛算器４２の出力は、差分に対して補間データ
量だけのウエイトを掛けたもので、 (Sj+1-Sj)TR（iT）moduloT／Ｔ …(5) である。補間演算による出力信号は Sj * ＝Sj＋（Sj+1−Sj）TR（iT）moduloT／Ｔ …(6) となる。
量だけのウエイトを掛けたもので、 (Sj+1-Sj)TR（iT）moduloT／Ｔ …(5) である。補間演算による出力信号は Sj * ＝Sj＋（Sj+1−Sj）TR（iT）moduloT／Ｔ …(6) となる。
(3)式は加減算器２１の出力の上位７ビツトに相
当し、(4)式は下位ビツトに相当する。第４図では
変調信号を最大17ビツトとし、加減算器２１の和
出力の下位ビツトを10ビツトとしている。変調信
号の上位７ビツトは整数部分に対応し、その最上
位ビツトは符号ビツトになる。振幅を表わすのは
整数６ビツトである。小数部分は下位10ビツトに
なる。したがつて、本来の中心アドレスからのず
れは、６ビツトに対応するから、±64となる。読
み書きメモリ３１は７ビツトのアドレスに対応し
て１２８のアドレスがあり、書き込みアドレスと
読み出しつ中心アドレスとの差はＮ＝64であか
ら、書き込みアドレスを読み出しアドレスが追い
越してしまうことはない。MMを小さめにしてお
けば、その危検性は完全に防止できる。
当し、(4)式は下位ビツトに相当する。第４図では
変調信号を最大17ビツトとし、加減算器２１の和
出力の下位ビツトを10ビツトとしている。変調信
号の上位７ビツトは整数部分に対応し、その最上
位ビツトは符号ビツトになる。振幅を表わすのは
整数６ビツトである。小数部分は下位10ビツトに
なる。したがつて、本来の中心アドレスからのず
れは、６ビツトに対応するから、±64となる。読
み書きメモリ３１は７ビツトのアドレスに対応し
て１２８のアドレスがあり、書き込みアドレスと
読み出しつ中心アドレスとの差はＮ＝64であか
ら、書き込みアドレスを読み出しアドレスが追い
越してしまうことはない。MMを小さめにしてお
けば、その危検性は完全に防止できる。
書き込みアドレスｉや、読み出しアドレスAj
は、ｉの増加と共に増加するが、実際は、７ビツ
トで表わしているから、27＝１２８のmoduloを
とつたものとなり、読み書きメモリ３１上を循環
的にアドレスが移動することになる。
は、ｉの増加と共に増加するが、実際は、７ビツ
トで表わしているから、27＝１２８のmoduloを
とつたものとなり、読み書きメモリ３１上を循環
的にアドレスが移動することになる。
第５図は、第４図の実施例を時分割多重で使用
するようにした実施例である。第４図との相違
は、カウント２８とマルチプレクサ１４にある。
カウンタ２８は、クロツクφ0をカウントアツプ
する３ビツトのバイナリカウンタで、キヤリー信
号はカウンタ２３のクロツク入力になる。カウン
タ２８の３ビツト出力は、読み書きメモリ３１の
下位３ビツトのアドレスAD２に加えられる。入
力端子５は、８種の異なる入力信号が順番に入力
される。したがつて、読み書きメモリ３１には、
８種の入力信号が順番に並んで記憶される。カウ
ンタ２８の３ビツト出力はマルチプレクサ１４に
加えられるので、変調信号発生器１が出力する８
種の変調信号は時分割多重化されて、加減算器２
１に印加される。このようにすれば、８つのタイ
ムスロツトTS0、TS1、TS2、……、TS7のそれ
ぞれにおいて、異なる入力信号に対して独立の変
調を行ない、その結果が出力信号として出力端子
６に得られる。読み書きメモリ３１は、８倍の容
量が必要であり、各部分の動作は、８倍の周波数
のφ0〜φ3にしたがつて動作する。
するようにした実施例である。第４図との相違
は、カウント２８とマルチプレクサ１４にある。
カウンタ２８は、クロツクφ0をカウントアツプ
する３ビツトのバイナリカウンタで、キヤリー信
号はカウンタ２３のクロツク入力になる。カウン
タ２８の３ビツト出力は、読み書きメモリ３１の
下位３ビツトのアドレスAD２に加えられる。入
力端子５は、８種の異なる入力信号が順番に入力
される。したがつて、読み書きメモリ３１には、
８種の入力信号が順番に並んで記憶される。カウ
ンタ２８の３ビツト出力はマルチプレクサ１４に
加えられるので、変調信号発生器１が出力する８
種の変調信号は時分割多重化されて、加減算器２
１に印加される。このようにすれば、８つのタイ
ムスロツトTS0、TS1、TS2、……、TS7のそれ
ぞれにおいて、異なる入力信号に対して独立の変
調を行ない、その結果が出力信号として出力端子
６に得られる。読み書きメモリ３１は、８倍の容
量が必要であり、各部分の動作は、８倍の周波数
のφ0〜φ3にしたがつて動作する。
なお、AD２を読み書きメモリの上位３ビツト
にしてもよい。この場合、書き込み、読み出しの
配列が変わるだけで、本質的には何もかわらな
い。
にしてもよい。この場合、書き込み、読み出しの
配列が変わるだけで、本質的には何もかわらな
い。
つぎに変調信号について説明する。
第６図は、変調信号発生器１とその周辺回路の
具体構成を示すブロツク図である。ビブラート発
振器１１、アンサンブル発振器１２、セレステ発
振器１３の各出力は、第５図に示したマルチプレ
クサ１４に相当するアナログマルチプレクサ１
４′により多重化され、アナログデイジタル変換
器１５に印加されて、順次デイジタル信号に変換
され、第５図の加減算器２１に加えられる。カウ
ンタ１６は第５図のカウンタ２８に相当するもの
である。ビブラート発振器１１は約６Hzのアナロ
グ正弦波を出力する。アンサンブル発振器１１
は、約６Hzと約１Hzの正弦波を混合したもので、
位相が120゜ずつ異なるものを３種発生する。セレ
ステ発振器１３は、約0.5Hzの４相の正弦波また
は三角波を発生する。このようにすれば、従来ア
ナログ方式の変調効果に用いられているあらゆる
変調信号を活用することができる。
具体構成を示すブロツク図である。ビブラート発
振器１１、アンサンブル発振器１２、セレステ発
振器１３の各出力は、第５図に示したマルチプレ
クサ１４に相当するアナログマルチプレクサ１
４′により多重化され、アナログデイジタル変換
器１５に印加されて、順次デイジタル信号に変換
され、第５図の加減算器２１に加えられる。カウ
ンタ１６は第５図のカウンタ２８に相当するもの
である。ビブラート発振器１１は約６Hzのアナロ
グ正弦波を出力する。アンサンブル発振器１１
は、約６Hzと約１Hzの正弦波を混合したもので、
位相が120゜ずつ異なるものを３種発生する。セレ
ステ発振器１３は、約0.5Hzの４相の正弦波また
は三角波を発生する。このようにすれば、従来ア
ナログ方式の変調効果に用いられているあらゆる
変調信号を活用することができる。
第７図は、複数の変調信号をデイジタル的に発
生するようにした変調信号発生器１とその周辺回
路の具体構成を示すものである。１１０はビブラ
ート波形をデイジタル的に発生する読み出し専用
メモリで、CKにより順次読み出される。１２０
は３相のアンサンブル変調信号をつくる同様の読
み出し専用メモリ、１３０は他の変調信号をつく
る同様の読み出し専用メモリである。これらの出
力は、デイジタルマルチプレクサ１４″で多重化
される。１１１，１１２，１１３は、変調度を可
変するためのランプ状の波形をデイジタル的につ
くる変調エンベロープ回路であつて、制御信号
CK１，Ｕ／Ｄ１，CK２，Ｕ／Ｄ２，CK３，
Ｕ／Ｄ３により制御される。すなわちＵ／Ｄが
“１”になると、出力が０から１デイジツトずつ
CKにしたがつて増加し、フルケールまで到達す
るとその値を保つ。Ｕ／Ｄが“０”になると逆に
１デイジツトずつ減少し０にたどりつく。
生するようにした変調信号発生器１とその周辺回
路の具体構成を示すものである。１１０はビブラ
ート波形をデイジタル的に発生する読み出し専用
メモリで、CKにより順次読み出される。１２０
は３相のアンサンブル変調信号をつくる同様の読
み出し専用メモリ、１３０は他の変調信号をつく
る同様の読み出し専用メモリである。これらの出
力は、デイジタルマルチプレクサ１４″で多重化
される。１１１，１１２，１１３は、変調度を可
変するためのランプ状の波形をデイジタル的につ
くる変調エンベロープ回路であつて、制御信号
CK１，Ｕ／Ｄ１，CK２，Ｕ／Ｄ２，CK３，
Ｕ／Ｄ３により制御される。すなわちＵ／Ｄが
“１”になると、出力が０から１デイジツトずつ
CKにしたがつて増加し、フルケールまで到達す
るとその値を保つ。Ｕ／Ｄが“０”になると逆に
１デイジツトずつ減少し０にたどりつく。
第８図ａに変調エンベロープ回路１１１，１２
１，１３１の具体的構成を、第８図ｂに各部のタ
イミングチヤートを示す。第８図ａにおいて２０
０はＤフリツプフロツプ、２０１，２０３，２０
７はアンドゲート、２０２は、インバータ、２０
４と２０５はRSフリツプフロツプ、２０６はオ
アゲート、２０８はクリア端子CLつきのアツプ
ダウンカウンタ、２０９はカウンタ２０８の出力
が、全部０か全部１を検出するゲート回路であ
る。このように構成すると、第８図ｂのタイミン
グチヤートから明らかなように、ランプ状のコー
ドをもつ出力信号が得られる。もちろんCKの周
期を変えれば立上りと立下りのスピードの可変も
できる。
１，１３１の具体的構成を、第８図ｂに各部のタ
イミングチヤートを示す。第８図ａにおいて２０
０はＤフリツプフロツプ、２０１，２０３，２０
７はアンドゲート、２０２は、インバータ、２０
４と２０５はRSフリツプフロツプ、２０６はオ
アゲート、２０８はクリア端子CLつきのアツプ
ダウンカウンタ、２０９はカウンタ２０８の出力
が、全部０か全部１を検出するゲート回路であ
る。このように構成すると、第８図ｂのタイミン
グチヤートから明らかなように、ランプ状のコー
ドをもつ出力信号が得られる。もちろんCKの周
期を変えれば立上りと立下りのスピードの可変も
できる。
第７図にもどつて、各変調エンベロープ回路１
１１，１２１，１３１の出力もマルチプレクサ１
７で多重化される。マルチプレクサ１４と１７の
出力は、掛算器１８で掛け合わされて、その積が
第５図の加減算器２１に供給される。
１１，１２１，１３１の出力もマルチプレクサ１
７で多重化される。マルチプレクサ１４と１７の
出力は、掛算器１８で掛け合わされて、その積が
第５図の加減算器２１に供給される。
変調信号発生器１としてはこの他にも種々の方
法がある。たとえば、発明者らが昭和56年10月15
日付特許願（45）で提案した正弦波を発生するも
のでもよい。
法がある。たとえば、発明者らが昭和56年10月15
日付特許願（45）で提案した正弦波を発生するも
のでもよい。
なお、補間演算回路４を含む部分やアドレス演
算回路２などを、データをラツチしながら処理し
てゆく、いわゆるパイプライン構成にすれば、演
算スピードを上げることができる。
算回路２などを、データをラツチしながら処理し
てゆく、いわゆるパイプライン構成にすれば、演
算スピードを上げることができる。
また上記説明では、２つのサンプルによる直線
補間で説明したが、３つのサンプルで２次関数補
間を行なうこともできる。
補間で説明したが、３つのサンプルで２次関数補
間を行なうこともできる。
またサンプル周期が十分に小さい場合すなわち
サンプル数が多くある場合には、補間データを省
き補間演算を省き読み出し位置の変更だけを行な
つても十分に正確な変調が行なえる。
サンプル数が多くある場合には、補間データを省
き補間演算を省き読み出し位置の変更だけを行な
つても十分に正確な変調が行なえる。
以上説明したように、本発明は、変調信号発生
器と、読み書きメモリと、アドレス制御装置とを
備え、変調すべきデイジタル化された入力信号を
上記アドレス制御装置の出力する書き込み信号に
したがつて上記読み書きメモリに書き込み、上記
変調信号発生器の出力にもとづいて上記アドレス
制御装置が読み出し信号を発生して上記読み書き
メモリより上記入力信号を読み出し、上記入力信
号を時間軸上で変調した出力信号を得るようにし
たものであるから、BBD等のアナログ素子を用
いる場合のような残留雑音が発生せず、しかも一
定のクロツク周期に同期して動作させることがで
きるから、クロツク周波数が一定である周辺のシ
ステムと整合性もよくなる。またこのように一定
周期のクロツクで動作させることができるから、
時分割多重化することも容易に行なえ、１つの装
置で、ビブラート、アンサンブル、セレステその
他の効果を同一の信号や異なる信号にかけること
も容易に行なえる。
器と、読み書きメモリと、アドレス制御装置とを
備え、変調すべきデイジタル化された入力信号を
上記アドレス制御装置の出力する書き込み信号に
したがつて上記読み書きメモリに書き込み、上記
変調信号発生器の出力にもとづいて上記アドレス
制御装置が読み出し信号を発生して上記読み書き
メモリより上記入力信号を読み出し、上記入力信
号を時間軸上で変調した出力信号を得るようにし
たものであるから、BBD等のアナログ素子を用
いる場合のような残留雑音が発生せず、しかも一
定のクロツク周期に同期して動作させることがで
きるから、クロツク周波数が一定である周辺のシ
ステムと整合性もよくなる。またこのように一定
周期のクロツクで動作させることができるから、
時分割多重化することも容易に行なえ、１つの装
置で、ビブラート、アンサンブル、セレステその
他の効果を同一の信号や異なる信号にかけること
も容易に行なえる。
さらに補間演算装置を付加し、補間演算を行な
うことによつて入力信号を時間軸上で変調するよ
うにした場合には、サンプル周期が大きい場合で
も楽音に十分な変調をかけることができる。
うことによつて入力信号を時間軸上で変調するよ
うにした場合には、サンプル周期が大きい場合で
も楽音に十分な変調をかけることができる。
第１図は本発明の原理を説明するためのブロツ
ク図、第２図ａ，ｂ，ｃは本発明の変調原理を説
明するための図、第３図ａ，ｂ，ｃは本発明を時
分割多重化する際の原理を示す図、第４図は本発
明の第１の実施例のブロツク図、第５図は本発明
の第２の実施例のブロツク図、第６図、第７図は
第４図、第５図に用いる変調信号発生器とその周
辺回路を示すブロツク図、第８図ａ，ｂは第７図
に用いる変調エンベロープ回路の具体構成を示す
ブロツク図及びそのタイムチヤートである。 １……変調信号発生器、２……アドレス演算回
路、３……読み書きメモリ、４……補間演算回
路、５……入力信号、６……出力端子。
ク図、第２図ａ，ｂ，ｃは本発明の変調原理を説
明するための図、第３図ａ，ｂ，ｃは本発明を時
分割多重化する際の原理を示す図、第４図は本発
明の第１の実施例のブロツク図、第５図は本発明
の第２の実施例のブロツク図、第６図、第７図は
第４図、第５図に用いる変調信号発生器とその周
辺回路を示すブロツク図、第８図ａ，ｂは第７図
に用いる変調エンベロープ回路の具体構成を示す
ブロツク図及びそのタイムチヤートである。 １……変調信号発生器、２……アドレス演算回
路、３……読み書きメモリ、４……補間演算回
路、５……入力信号、６……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 変調信号発生器と、読み書きメモリと、書き
込み制御装置と読み出し制御装置とで構成される
アドレス制御装置とを備え、変調すべきデイジタ
ル化された入力信号を上記アドレス制御装置の書
き込み制御装置が出力する書き込み信号にしたが
つて上記読み書きメモリに書き込み、上記アドレ
ス制御装置の読み出し制御装置で上記入力信号の
書き込みより所定時間だけ遅れて、書き込まれた
入力信号を上記読み書きメモリから読み出し、か
つ、その読み出し位置を上記変調信号発生器の出
力する変調信号にしたがつて変化させて、上記入
力信号を時間軸上で変調した出力信号を得るよう
にしたことを特徴とするデイジタル楽音変調装
置。 ２ 変調信号発生器と、読み書きメモリと、書き
込み制御装置及び読み出し制御装置で構成したア
ドレス制御装置と、補間演算装置とを備え、変調
すべきデイジタル化された入力信号を、上記書き
込み制御装置の出力する書き込み信号にしたがつ
て所定のクロツクの周波数で上記読み書きメモリ
に書き込み、上記変調信号発生器の出力する変調
信号にもとづいて上記読み出し制御装置により読
み出し信号を発生し、この読み出し信号により上
記読み書きメモリより、上記書き込まれた入力信
号のうちから、所定時間だけずれてさらに上記変
調信号の瞬時振幅に大略対応した時間だけずれた
アドレスにもとづく複数のサンプル値を読み出
し、上記補間演算装置において、上記ずれたアド
レスに対応した変調信号の振幅値と上記変調信号
の瞬時振幅値との差分値を求め、上記複数のサン
プル値と上記差分値との間で演算を施すことによ
り上記差分値に対応した上記複数のサンプル値の
補間値を求め、上記書き込みと同じクロツク周波
数で上記補間値を出力することにより上記入力信
号を時間軸上で周波数変調又は位相変調するよう
にしたことを特徴とするデイジタル楽音変調装
置。 ３ 特許請求の範囲第２項の記載において複数種
類の入力信号を時分割多重化して入力し、読み書
きメモリを上記複数種類の入力信号に対応して設
け、アドレス制御装置により、上記読み書きメモ
リに上記時分割多重化された入力信号を順次書き
込み、補間演算装置を上記読み書きメモリから読
み出された入力信号に対して時分割多重的に使用
することにより、時分割多重化された出力信号を
得るようにしたことを特徴とするデイジタル楽音
変調装置。 ４ 特許請求の範囲第３項の記載において、変調
信号発生器から複数の変調信号を時分割多重化し
て発生することを特徴とするデイジタル楽音変調
装置。 ５ 特許請求の範囲第３項の記載において、時分
割多重化された入力信号のうち少なくとも２つが
同一信号より成ることを特徴とするデイジタル楽
音変調装置。 ６ 特許請求の範囲第２項において、読み書きメ
モリを所定のアドレスサイズを有するランダムア
クセスメモリで構成し、アドレス制御装置のうち
の書み込み制御装置により上記入力信号を上記ラ
ンダムアクセスメモリに循環的に書き込み、上記
アドレス制御装置のうちの読み出し制御装置によ
り、上記入力信号の書き込み位置から所定位置だ
け遅れた読み出し中心位置を中心に上記変調信号
にしたがつて前後した位置を読み出すようにした
ことを特徴とするデイジタル楽音変調装置。 ７ 特許請求の範囲第６項の記載において、読み
出し制御装置はその読み出し中心位置に変調信号
を加減算する加減算器を備え、上記加減算器の出
力する和の上位部分を読み出し位置として出力す
るように構成したことを特徴とするデイジタル楽
音変調装置。 ８ 特許請求の範囲第７項の記載において、加減
算器の出力する和の上位部分を読み出し位置とし
て、その隣接する位置をも含めて読み書きメモリ
の複数位置を読み出し、複数の読み出し出力と上
記和の下位部分と補間演算装置に入力し、上記和
の下位部分にしたがつて補間演算した出力を得る
ようにしたことを特徴とするデイジタル楽音変調
装置。 ９ 特許請求の範囲第８項の記載において、読み
出し出力数を３とし、２次関数による補間を行う
ようにしたことを特徴とするデイジタル楽音変調
装置。 １０ 特許請求の範囲第８項の記載において、読
み出し出力数を２とし、直線補間を行うようにし
たことを特微とするデイジタル楽音変調装置。 １１ 特許請求の範囲第３項の記載において、補
間演算装置の時分割多重化された出力信号をそれ
ぞれ独立のアナログ信号に変換し、楽音信号とし
て用いるようにしたことを特徴とするデイジタル
楽音変調装置。 １２ 特許請求の範囲第３項の記載において、補
間演算装置の時分割多重化された出力信号のう
ち、少なくとも２つ以上を加算し、アナログ信号
に変換するようにしたことを特徴とするデイジタ
ル楽音変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182083A JPS5883894A (ja) | 1981-11-12 | 1981-11-12 | デイジタル楽音変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182083A JPS5883894A (ja) | 1981-11-12 | 1981-11-12 | デイジタル楽音変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883894A JPS5883894A (ja) | 1983-05-19 |
| JPH0136638B2 true JPH0136638B2 (ja) | 1989-08-01 |
Family
ID=16112054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56182083A Granted JPS5883894A (ja) | 1981-11-12 | 1981-11-12 | デイジタル楽音変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883894A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108583A (ja) * | 1981-12-23 | 1983-06-28 | ヤマハ株式会社 | 電子楽器の変調効果装置 |
| CA1215869A (en) * | 1983-02-02 | 1986-12-30 | Alexander R. Strong | Wavetable-modification instrument and method for generating musical sound |
| JPS60252395A (ja) * | 1984-05-29 | 1985-12-13 | ヤマハ株式会社 | 変調効果装置 |
| JPS60256198A (ja) * | 1984-06-01 | 1985-12-17 | ヤマハ株式会社 | 効果付与装置 |
| JP2532363B2 (ja) * | 1984-06-22 | 1996-09-11 | 松下電器産業株式会社 | 遅延装置 |
| JPS6266292A (ja) * | 1985-09-19 | 1987-03-25 | カシオ計算機株式会社 | デジタルエフエクト装置 |
| JPS6266293A (ja) * | 1985-09-19 | 1987-03-25 | カシオ計算機株式会社 | デジタルエフエクト装置 |
| JP2972926B2 (ja) * | 1987-08-31 | 1999-11-08 | セイコーエプソン株式会社 | 変調回路及び音発生装置 |
| JPH01101590A (ja) * | 1987-10-14 | 1989-04-19 | Casio Comput Co Ltd | 電子楽器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851307B2 (ja) * | 1974-07-11 | 1983-11-15 | ヤマハ株式会社 | ハケイハツセイソウチ |
| JPS5237031A (en) * | 1975-09-17 | 1977-03-22 | Nippon Gakki Seizo Kk | Electronical music instrument |
| JPS6023358B2 (ja) * | 1978-03-29 | 1985-06-07 | ヤマハ株式会社 | 電子楽器 |
| JPS5642292A (en) * | 1979-09-14 | 1981-04-20 | Nippon Musical Instruments Mfg | Sound effect device |
| DE3006495C2 (de) * | 1980-02-21 | 1985-03-07 | Franz, Reinhard, 5401 Emmelshausen | Verfahren und Vorrichtung zur Bearbeitung von Tonsignalen, insbesondere für elektronische Orgeln |
-
1981
- 1981-11-12 JP JP56182083A patent/JPS5883894A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883894A (ja) | 1983-05-19 |
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