JPH0136736B2 - - Google Patents
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- Publication number
- JPH0136736B2 JPH0136736B2 JP56172232A JP17223281A JPH0136736B2 JP H0136736 B2 JPH0136736 B2 JP H0136736B2 JP 56172232 A JP56172232 A JP 56172232A JP 17223281 A JP17223281 A JP 17223281A JP H0136736 B2 JPH0136736 B2 JP H0136736B2
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- JP
- Japan
- Prior art keywords
- transistor
- source
- transistors
- logic
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
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Description
本発明は相補型MOSトランジスタの組合せに
より小形化した論理回路に関するものである。 従来、数種の入力から論理出力を２つ以上得る
場合はそれぞれの入力信号に対し、対称な構成を
もつ相補型MOSトランジスタ回路を論理出力の
数だけ必要とし、同一のトランジスタ構成を数個
作らなければならなかつた。 以上のことを図面を用いて説明する。 従来の論理回路は、第１図に示すように、第１
図ａのＸ＝・の回路および第１図ｂのＹ＝
Ａ・Ｂ＋Ｃ・Ｄ・Ｅの回路から構成される。これ
ら２つの出力を得る場合、従来は一般に互いに独
立した２つの対称な相補型MOSトランジスタ回
路により構成して、その論理は第１表の真理値表
に示すとおりになる。
より小形化した論理回路に関するものである。 従来、数種の入力から論理出力を２つ以上得る
場合はそれぞれの入力信号に対し、対称な構成を
もつ相補型MOSトランジスタ回路を論理出力の
数だけ必要とし、同一のトランジスタ構成を数個
作らなければならなかつた。 以上のことを図面を用いて説明する。 従来の論理回路は、第１図に示すように、第１
図ａのＸ＝・の回路および第１図ｂのＹ＝
Ａ・Ｂ＋Ｃ・Ｄ・Ｅの回路から構成される。これ
ら２つの出力を得る場合、従来は一般に互いに独
立した２つの対称な相補型MOSトランジスタ回
路により構成して、その論理は第１表の真理値表
に示すとおりになる。
【表】
【表】
この場合、Ａ、Ｂをゲートに入力するＰ型
MOSトランジスタを共通に作らなければならず
同一論理出力を得るのにトランジスタ数が多く必
要であるという欠点があつた。 本発明の目的は、このような欠点を除去し、集
積回路の組合せにより小形化した論理回路を提供
することにある。 本発明による論理回路は、第１の電源端子と第
１の出力端子との間に接続されたソース・ドレイ
ン路を有する第１導電型の第1MOSトランジス
タ、前記第１の出力端子と第２の出力端子との間
に接続されたソース・ドレイン路を有する前記第
１電導型の第2MOSトランジスタ、前記第２の出
力端子と第２の電源端子との間に接続されたソー
ス・ドレイン路を有する第２導電型の第3MOSト
ランジスタ、前記第１の出力端子と前記第２の電
源端子との間に接続されたソース・ドレイン路を
有する前記第２導電型の第4MOSトランジスタ、
前記第２の出力端子と前記第２の電源端子との間
に前記第3MOSトランジスタのソース・ドレイン
路と並列に接続されたソース・ドレイン路を有す
る前記第２導電型の第5MOSトランジスタ、第１
の入力信号を前記第１、４および第5MOSトラン
ジスタのゲートに共通に供給する手段、ならびに
第２の入力信号を前記第２および第3MOSトラン
ジスタのゲートに共通に供給する手段とを少なく
とも有することを特徴とする。 このように本発明によると、所定論理の相補型
MOSトランジスタ回路はその節点（出力点）の
数だけ別の論理出力を取り得るので、従来の対称
相補型MOSトランジスタの論理を構成に必要な
トランジスタ数は、Ｐ型MOSトランジスタを共
通にして使用できるため、その数だけトランジス
タ数の低減がはかれ、その結果、同一機能に対す
る集積度の向上が図られる。 次に図面を用い本発明を詳細に説明する。 第２図は本発明の一実施例を示す回路接続図で
ある。この図に示すように、本発明による非対称
なひとつの相補型回路によれば、そのトランジス
タ数は12個となり、第１図ａ，ｂに示す従来の構
成のものによるトランジスタ数の14個よりも、同
一論理出力を得るに必要なMOSトランジスタ数
を２個低減できる。 次に第２図の論理回路が、第１図ａ，ｂに示さ
れる２つの論理回路と同一出力をもつことを説明
する。こ回路はひとつの論理出力Ｘ＝・を得
る対称な相補型論理回路において一個のＰ型
MOSトランジスタのソースともう一個のＰ型
MOSトランジスタのドレインとの接続点を一つ
の出力点Ｘとし、さらにこの出力点にＰ型MOS
トランジスタ回路のもつ出力点Ｙを付加して構成
される。この出力点Ｙと基準電位との間に負荷抵
抗を付加して得られる論理はＹ＝・＋・
Ｄ・Ｅとなつており、この論理と相補なｎ型
MOSトランジスタ回路を出力点Ｙと基準電位と
の間に取り付けるものである。 本発明におけるこのような論理出力Ｘ，Ｙが互
いに独立で干渉することなく得られることを説明
する。第２図で、トランジスタQPA，QPBの各ソ
ースとドレインはそれぞれ接続され、トランジス
タQPC，QPD，QPEの各ソースと各ドレインはそれ
ぞれ接続されている。また、トランジスタQoeは
ＹをソースとしZ1をドレインとし、トランジスタ
QoDはZ1をソースとしZ2をドレインとし、トラン
ジスタQoEはZ2をソースとし基準電位をドレイン
としている。トランジスタQoAはＹをソースとし
Z3をドレインとし、トランジスタQoBはZ3をソー
スとし基準電位をドレインとし、トランジスタ
QoA′はＸをソースとしZ4をドレインとし、トラン
ジスタQoB′はZ4をソースとし基準電位をドレイン
としている。 第３図は、これらトランジスタQPA，QPBを
HA、トランジスタQPC，QPD，QPEをHB、トラン
ジスタQoC，QoD，QoEをHC、トランジスタQoA，
QoBをHD、トランジスタQoA′，QoB′をHD′と置き
換えた等価回路図である。このトランジスタHA
が導通の時はトランジスタHD，HD′は非導通、
トランジスタHAが非導通の時はトランジスタ
HD，HD′は導通、トランジスタHBが導通の時
はトランジスタHCは非導通、トランジスタHB
が非導通の時はトランジスタHCは導通となりト
ランジスタHA，HD，HD′とトランジスタHB，
HCは互いに独立である。その出力Ｘに関しては
トランジスタHBが導通であればトランジスタ
HCは非導通でありトランジスタHD，HD′は同
一入口でソースとドレインを共通としているの
で、・となりトランジスタHBが非導通であ
ればトランジスタHC，HDの「０」、「１」にか
かわらず出力が・となり、出力ＸはHB，
HCに依存しない。また出力Ｙに関しては、トラ
ンジスタHAが導通の時トランジスタHD′は非導
通でありトランジスタHD′には依存せずトランジ
スタHAが非導通の時はトランジスタHDが導通
となり充分に低い電位のロウレベルを出力Ｙに供
給してＹは基準電位となる。これによつてＹはト
ランジスタHD′に関しては独立となり、第１図の
論理回路ａ，ｂと第２図の論理回路は等価といえ
る。 このように本発明のMOS論理回路は、所定論
理出力をもつ相補型MOSトランジスタ回路にお
いて、Ｐ型MOSトランジスタのソースとドレイ
ンとが接続される出力点の節点にその論理出力を
含む別の論理出力をＰ型MOSトランジスタの論
理と相補なＮ型MOSトランジスタ論理回路を付
加することにより実現され、ある論理出力から取
り得る別の論理出力の数はそのＰ型MOSトラン
ジスタ論理回路のソースとドレインの節点数に一
致する。
MOSトランジスタを共通に作らなければならず
同一論理出力を得るのにトランジスタ数が多く必
要であるという欠点があつた。 本発明の目的は、このような欠点を除去し、集
積回路の組合せにより小形化した論理回路を提供
することにある。 本発明による論理回路は、第１の電源端子と第
１の出力端子との間に接続されたソース・ドレイ
ン路を有する第１導電型の第1MOSトランジス
タ、前記第１の出力端子と第２の出力端子との間
に接続されたソース・ドレイン路を有する前記第
１電導型の第2MOSトランジスタ、前記第２の出
力端子と第２の電源端子との間に接続されたソー
ス・ドレイン路を有する第２導電型の第3MOSト
ランジスタ、前記第１の出力端子と前記第２の電
源端子との間に接続されたソース・ドレイン路を
有する前記第２導電型の第4MOSトランジスタ、
前記第２の出力端子と前記第２の電源端子との間
に前記第3MOSトランジスタのソース・ドレイン
路と並列に接続されたソース・ドレイン路を有す
る前記第２導電型の第5MOSトランジスタ、第１
の入力信号を前記第１、４および第5MOSトラン
ジスタのゲートに共通に供給する手段、ならびに
第２の入力信号を前記第２および第3MOSトラン
ジスタのゲートに共通に供給する手段とを少なく
とも有することを特徴とする。 このように本発明によると、所定論理の相補型
MOSトランジスタ回路はその節点（出力点）の
数だけ別の論理出力を取り得るので、従来の対称
相補型MOSトランジスタの論理を構成に必要な
トランジスタ数は、Ｐ型MOSトランジスタを共
通にして使用できるため、その数だけトランジス
タ数の低減がはかれ、その結果、同一機能に対す
る集積度の向上が図られる。 次に図面を用い本発明を詳細に説明する。 第２図は本発明の一実施例を示す回路接続図で
ある。この図に示すように、本発明による非対称
なひとつの相補型回路によれば、そのトランジス
タ数は12個となり、第１図ａ，ｂに示す従来の構
成のものによるトランジスタ数の14個よりも、同
一論理出力を得るに必要なMOSトランジスタ数
を２個低減できる。 次に第２図の論理回路が、第１図ａ，ｂに示さ
れる２つの論理回路と同一出力をもつことを説明
する。こ回路はひとつの論理出力Ｘ＝・を得
る対称な相補型論理回路において一個のＰ型
MOSトランジスタのソースともう一個のＰ型
MOSトランジスタのドレインとの接続点を一つ
の出力点Ｘとし、さらにこの出力点にＰ型MOS
トランジスタ回路のもつ出力点Ｙを付加して構成
される。この出力点Ｙと基準電位との間に負荷抵
抗を付加して得られる論理はＹ＝・＋・
Ｄ・Ｅとなつており、この論理と相補なｎ型
MOSトランジスタ回路を出力点Ｙと基準電位と
の間に取り付けるものである。 本発明におけるこのような論理出力Ｘ，Ｙが互
いに独立で干渉することなく得られることを説明
する。第２図で、トランジスタQPA，QPBの各ソ
ースとドレインはそれぞれ接続され、トランジス
タQPC，QPD，QPEの各ソースと各ドレインはそれ
ぞれ接続されている。また、トランジスタQoeは
ＹをソースとしZ1をドレインとし、トランジスタ
QoDはZ1をソースとしZ2をドレインとし、トラン
ジスタQoEはZ2をソースとし基準電位をドレイン
としている。トランジスタQoAはＹをソースとし
Z3をドレインとし、トランジスタQoBはZ3をソー
スとし基準電位をドレインとし、トランジスタ
QoA′はＸをソースとしZ4をドレインとし、トラン
ジスタQoB′はZ4をソースとし基準電位をドレイン
としている。 第３図は、これらトランジスタQPA，QPBを
HA、トランジスタQPC，QPD，QPEをHB、トラン
ジスタQoC，QoD，QoEをHC、トランジスタQoA，
QoBをHD、トランジスタQoA′，QoB′をHD′と置き
換えた等価回路図である。このトランジスタHA
が導通の時はトランジスタHD，HD′は非導通、
トランジスタHAが非導通の時はトランジスタ
HD，HD′は導通、トランジスタHBが導通の時
はトランジスタHCは非導通、トランジスタHB
が非導通の時はトランジスタHCは導通となりト
ランジスタHA，HD，HD′とトランジスタHB，
HCは互いに独立である。その出力Ｘに関しては
トランジスタHBが導通であればトランジスタ
HCは非導通でありトランジスタHD，HD′は同
一入口でソースとドレインを共通としているの
で、・となりトランジスタHBが非導通であ
ればトランジスタHC，HDの「０」、「１」にか
かわらず出力が・となり、出力ＸはHB，
HCに依存しない。また出力Ｙに関しては、トラ
ンジスタHAが導通の時トランジスタHD′は非導
通でありトランジスタHD′には依存せずトランジ
スタHAが非導通の時はトランジスタHDが導通
となり充分に低い電位のロウレベルを出力Ｙに供
給してＹは基準電位となる。これによつてＹはト
ランジスタHD′に関しては独立となり、第１図の
論理回路ａ，ｂと第２図の論理回路は等価といえ
る。 このように本発明のMOS論理回路は、所定論
理出力をもつ相補型MOSトランジスタ回路にお
いて、Ｐ型MOSトランジスタのソースとドレイ
ンとが接続される出力点の節点にその論理出力を
含む別の論理出力をＰ型MOSトランジスタの論
理と相補なＮ型MOSトランジスタ論理回路を付
加することにより実現され、ある論理出力から取
り得る別の論理出力の数はそのＰ型MOSトラン
ジスタ論理回路のソースとドレインの節点数に一
致する。
第１図ａ，ｂは従来のMOS論理回路の回路図、
第２図は本発明の一実施例の回路図、第３図は第
２図を説明する等価回路図である。図において、
QPA，QPB，QPC，QPD，QPE……Ｐ型MOSトラン
ジスタ、QoA，QoB，QoC，QoD，QoE，QoA′，
QoB′……ｎ型MOSトランジスタ、Ｘ，Ｙ……出
力点（節点）、Z1，Z2，Z3，Z4……接点、である。
第２図は本発明の一実施例の回路図、第３図は第
２図を説明する等価回路図である。図において、
QPA，QPB，QPC，QPD，QPE……Ｐ型MOSトラン
ジスタ、QoA，QoB，QoC，QoD，QoE，QoA′，
QoB′……ｎ型MOSトランジスタ、Ｘ，Ｙ……出
力点（節点）、Z1，Z2，Z3，Z4……接点、である。
Claims (1)
- １ 第１の電源端子と第１の出力端子との間に接
続されたソース・ドレイン路を有する第１導電型
の第1MOSトランジスタ、前記第１の出力端子と
第２の出力端子との間に接続されたソース・ドレ
イン路を有する前記第１導電型の第2MOSトラン
ジスタ、前記第２の出力端子と第２の電源端子と
の間に接続されたソース・ドレイン路を有する第
２導電型の第3MOSトランジスタ、前記第１の出
力端子と前記第２の電源端子との間に接続された
ソース・ドレイン路を有する前記第２導電型の第
4MOSトランジスタ、前記第２の出力端子と前記
第２の電源端子との間に前記第3MOSトランジス
タのソース・ドレイン路と並列に接続されたソー
ス・ドレイン路を有する前記第２導電型の第
5MOSトランジスタ、第１の入力信号を前記第
１、第４および第5MOSトランジスタのゲートに
共通に供給する手段、ならびに第２の入力信号を
前記第２および第3MOSトランジスタのゲートに
共通に供給する手段を少なくとも有することを特
徴とするMOS論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172232A JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172232A JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873238A JPS5873238A (ja) | 1983-05-02 |
| JPH0136736B2 true JPH0136736B2 (ja) | 1989-08-02 |
Family
ID=15938048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172232A Granted JPS5873238A (ja) | 1981-10-28 | 1981-10-28 | Ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873238A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111059A (ja) * | 1984-06-27 | 1986-01-18 | 銭谷 利男 | 低周波治療器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381061A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Logical circuit |
-
1981
- 1981-10-28 JP JP56172232A patent/JPS5873238A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873238A (ja) | 1983-05-02 |
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