JPH0137876B2 - - Google Patents
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- JPH0137876B2 JPH0137876B2 JP55019207A JP1920780A JPH0137876B2 JP H0137876 B2 JPH0137876 B2 JP H0137876B2 JP 55019207 A JP55019207 A JP 55019207A JP 1920780 A JP1920780 A JP 1920780A JP H0137876 B2 JPH0137876 B2 JP H0137876B2
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/10—Electroplating with more than one layer of the same or of different metals
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/02—Electroplating of selected surface areas
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/48—After-treatment of electroplated surfaces
- C25D5/50—After-treatment of electroplated surfaces by heat-treatment
- C25D5/505—After-treatment of electroplated surfaces by heat-treatment of electroplated tin coatings, e.g. by melting
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H05K3/3465—Application of solder
- H05K3/3473—Plating of solder
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
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-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
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- Non-Insulated Conductors (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
本発明は、混成ICにおける配線用及び半田接
続用に供される電気導電体の製造方法に関する。
続用に供される電気導電体の製造方法に関する。
混成ICに適用するために最も多く用いられる
金属配線構造では、第１図Ａに示す如く基板１上
にチタン２−パラジウム３−金４（Ti−Pd−
Au）、又は第１図Ｂに示す如くニクロム５−金４
（Ni−Cr・Au）構造をとつている。かかる構造
で、金層が導電性を高める主要な役割を果してい
る。従つて、更に導電性を高めるためには、多量
の金を必要とする。一方、金層を完全に覆う形で
半田を乗せれば問題はないが、金層の一部に直接
半田接続する場合は信頼性が低下することが知ら
れている。従つて、導電性を向上させるために、
特別な対策が立てられていた。第１図Ｃはその一
例を示す図である。図では、基板１にチタン２−
銅３Ａ−付加銅４Ａ−ニツケル５Ａ−金６（Ti
−Cu・Cu−Ni−Au）を積層させた構成として
いる。然るに、かかる構成の金属配線構造は、一
般に用いられる他の集積回路、個別部品あるいは
外部への引出しリード等を半田により接続するこ
とができない欠点を持つ。また、実際に接続を行
う際には、金−金（Au−Au）の熱圧着法を使用
するか、半田接続のための別の金属層を仲介させ
るやり方をとらなければならなかつた。
金属配線構造では、第１図Ａに示す如く基板１上
にチタン２−パラジウム３−金４（Ti−Pd−
Au）、又は第１図Ｂに示す如くニクロム５−金４
（Ni−Cr・Au）構造をとつている。かかる構造
で、金層が導電性を高める主要な役割を果してい
る。従つて、更に導電性を高めるためには、多量
の金を必要とする。一方、金層を完全に覆う形で
半田を乗せれば問題はないが、金層の一部に直接
半田接続する場合は信頼性が低下することが知ら
れている。従つて、導電性を向上させるために、
特別な対策が立てられていた。第１図Ｃはその一
例を示す図である。図では、基板１にチタン２−
銅３Ａ−付加銅４Ａ−ニツケル５Ａ−金６（Ti
−Cu・Cu−Ni−Au）を積層させた構成として
いる。然るに、かかる構成の金属配線構造は、一
般に用いられる他の集積回路、個別部品あるいは
外部への引出しリード等を半田により接続するこ
とができない欠点を持つ。また、実際に接続を行
う際には、金−金（Au−Au）の熱圧着法を使用
するか、半田接続のための別の金属層を仲介させ
るやり方をとらなければならなかつた。
本発明の目的は、安価な材料で、導電率が高
く、かつその変化が少なく、半田溶融接続の信頼
性が高い導電体を製造可能であり、かつ微細な回
路パターンを形成可能な導電体の製造方法を簡略
化した製造工程にて提供することにある。
く、かつその変化が少なく、半田溶融接続の信頼
性が高い導電体を製造可能であり、かつ微細な回
路パターンを形成可能な導電体の製造方法を簡略
化した製造工程にて提供することにある。
本発明の要旨は、基板上に形成された第１の金
属層及び銅より成る第２の金属層に対して更に付
加用の銅、更には鉛、錫を連続的に電気メツキさ
せ、該メツキした金属によつて被覆されなかつた
第１の金属層と銅の第２の金属層の部分は鉛、錫
を耐抗膜として化学的に腐蝕させ除去し、パター
ンを完成させ、次に鉛−錫が溶融する温度で加熱
処理を施し導電体を形成させるようにしたもので
ある。
属層及び銅より成る第２の金属層に対して更に付
加用の銅、更には鉛、錫を連続的に電気メツキさ
せ、該メツキした金属によつて被覆されなかつた
第１の金属層と銅の第２の金属層の部分は鉛、錫
を耐抗膜として化学的に腐蝕させ除去し、パター
ンを完成させ、次に鉛−錫が溶融する温度で加熱
処理を施し導電体を形成させるようにしたもので
ある。
以下図面により本発明を詳述する。
第２図は本発明の実施例を示す図、第３図はそ
れによつて得られた導電体の断面図を示す図であ
る。第２図に於いて、工程(1)では先ず基板１０に
クロム層１１を蒸着又はスパツクにより付着す
る。この基板１０は、セラミツクあるいはガラス
を使用するのが一般であるが、すでに膜形成が行
われたものであつてもよい。次に、銅層１２を上
記クロム層１１と同様に付着する。クロム層１１
は、良好な接着性を得るために500Å〜2500Åが
適切である。更に、銅層１２は以下で行う電気メ
ツキ時の良好な導電性を有する厚さであればよ
く、0.2μ〜2μ程度の範囲が適切である。即ち、前
記基板１０上には、前記膜形成により生じた段差
や基板の内層回路配線による段差が多々有り、以
下で行う付加銅の電気メツキを行つた場合に該段
差によるメツキの段差切れが生じないように、こ
の段差以上の厚さに前記銅層１２を構成する。
尚、この段差切れを防止するのは、この段差切れ
により銅層の切断を防止する為である。
れによつて得られた導電体の断面図を示す図であ
る。第２図に於いて、工程(1)では先ず基板１０に
クロム層１１を蒸着又はスパツクにより付着す
る。この基板１０は、セラミツクあるいはガラス
を使用するのが一般であるが、すでに膜形成が行
われたものであつてもよい。次に、銅層１２を上
記クロム層１１と同様に付着する。クロム層１１
は、良好な接着性を得るために500Å〜2500Åが
適切である。更に、銅層１２は以下で行う電気メ
ツキ時の良好な導電性を有する厚さであればよ
く、0.2μ〜2μ程度の範囲が適切である。即ち、前
記基板１０上には、前記膜形成により生じた段差
や基板の内層回路配線による段差が多々有り、以
下で行う付加銅の電気メツキを行つた場合に該段
差によるメツキの段差切れが生じないように、こ
の段差以上の厚さに前記銅層１２を構成する。
尚、この段差切れを防止するのは、この段差切れ
により銅層の切断を防止する為である。
工程(2)ではフオトリソグラフイ法による工程
で、まずフオトレジストを銅層１２の全面に被覆
し、次いでフオトマスクを通して希望する領域を
露光し、フオトレジストを現像して適正な回路を
示すフオトレジスト膜１７のパターンを形成す
る。次に工程(3)に移る。工程(3)ではフオトレジス
ト膜１７で被覆されなかつた銅層１２の領域上に
選択的に付加銅層１３を電気メツキにより形成す
る。この付加銅層１３の厚さは、主として、必要
とする導電体の電気抵抗によつて決定される。例
えば数μの厚さである。
で、まずフオトレジストを銅層１２の全面に被覆
し、次いでフオトマスクを通して希望する領域を
露光し、フオトレジストを現像して適正な回路を
示すフオトレジスト膜１７のパターンを形成す
る。次に工程(3)に移る。工程(3)ではフオトレジス
ト膜１７で被覆されなかつた銅層１２の領域上に
選択的に付加銅層１３を電気メツキにより形成す
る。この付加銅層１３の厚さは、主として、必要
とする導電体の電気抵抗によつて決定される。例
えば数μの厚さである。
工程(4)では鉛層１４を、工程(5)では錫層１５を
メツキする。このメツキ順序、あるいは鉛−錫の
合金メツキをするかは、後述するようにフオトレ
ジストの剥離及びクロム、銅層のエツチング時に
腐蝕されない膜構成をどうするかによつて決定さ
れる。本実施例では、鉛→錫の順序による連続メ
ツキとしている。鉛層１４、錫層１５の厚さは、
最終的に合金化した場合の目標とする組成比、ク
ロム、銅エツチング時の耐薬品性、更にはメツキ
時の平面方向へのふくらみ等の対設計条件から制
約される。ここでは設計導体間隔35μに対して鉛
3μ、錫5μでその組成比はおよそ、Pb／Sn＝５／
５とした。
メツキする。このメツキ順序、あるいは鉛−錫の
合金メツキをするかは、後述するようにフオトレ
ジストの剥離及びクロム、銅層のエツチング時に
腐蝕されない膜構成をどうするかによつて決定さ
れる。本実施例では、鉛→錫の順序による連続メ
ツキとしている。鉛層１４、錫層１５の厚さは、
最終的に合金化した場合の目標とする組成比、ク
ロム、銅エツチング時の耐薬品性、更にはメツキ
時の平面方向へのふくらみ等の対設計条件から制
約される。ここでは設計導体間隔35μに対して鉛
3μ、錫5μでその組成比はおよそ、Pb／Sn＝５／
５とした。
工程(6)以降では、メツキした金属層で覆わなか
つた銅およびクロム層をエツチングし最終的に配
パターンを仕上げる。この際の特徴は、メツキ時
の基体となるクロム、銅層のエツチングを再度フ
オトレジスト膜をほどこす事なく選択エツチング
ができる点である。具体的に述べよう。
つた銅およびクロム層をエツチングし最終的に配
パターンを仕上げる。この際の特徴は、メツキ時
の基体となるクロム、銅層のエツチングを再度フ
オトレジスト膜をほどこす事なく選択エツチング
ができる点である。具体的に述べよう。
工程(6)では、電気メツキをするために用いたフ
オトレジスト膜を剥離し、工程(7)ではヨー素、ヨ
ー化アンモン系のエツチ液、或いは硫酸、過酸化
水素系のエツチ液により蒸着銅のエツチングを行
う。更に、クロム層のエツチングをフエリシアン
化カリ、水酸化カリ系の溶液により行う。このや
り方によれば、メツキ層の上層である錫層が良好
な耐薬品性を示す。鉛層はこれらのエツチ液に犯
されるので、錫のメツキ層は一様に覆われねばな
らない。これらのエツチ液及びメツキの均一性は
種々の検討で一層改良が可能である。
オトレジスト膜を剥離し、工程(7)ではヨー素、ヨ
ー化アンモン系のエツチ液、或いは硫酸、過酸化
水素系のエツチ液により蒸着銅のエツチングを行
う。更に、クロム層のエツチングをフエリシアン
化カリ、水酸化カリ系の溶液により行う。このや
り方によれば、メツキ層の上層である錫層が良好
な耐薬品性を示す。鉛層はこれらのエツチ液に犯
されるので、錫のメツキ層は一様に覆われねばな
らない。これらのエツチ液及びメツキの均一性は
種々の検討で一層改良が可能である。
かかる配線パターンの形成後、工程(8)では、鉛
−錫合金の融点以上の温度で加熱処理を行う。こ
の加熱処理の結果、メツキした鉛層１４と錫層１
５とは合金化し合金層１６を形成し、耐食性、接
着性の向上に寄与する。この時、他の接続端子を
有するIC、個別部品等をあらかじめ配置し、加
熱する事により一括の半田溶融接続も可能であ
る。実施例では半田接続バンプを有するICの一
括組立を行なう事を考え最高350℃の連続炉を通
して加熱処理を行なつた。
−錫合金の融点以上の温度で加熱処理を行う。こ
の加熱処理の結果、メツキした鉛層１４と錫層１
５とは合金化し合金層１６を形成し、耐食性、接
着性の向上に寄与する。この時、他の接続端子を
有するIC、個別部品等をあらかじめ配置し、加
熱する事により一括の半田溶融接続も可能であ
る。実施例では半田接続バンプを有するICの一
括組立を行なう事を考え最高350℃の連続炉を通
して加熱処理を行なつた。
実施例における膜構成クロム（0.1μ）−銅
（0.5μ）＋付加銅（6μ）鉛（3μ）−錫（5μ）におい
てその導体抵抗は３〜５ｍΩ／口であり、150℃
100hr放置后その抵抗変化は５％以下であつた。
また導体間隔は35μであるが、微細配線を可能と
するその値は上記膜構成でも20μは可能である。
尚、クロムの代りに、ニクロム、チタン等も使用
可能である。
（0.5μ）＋付加銅（6μ）鉛（3μ）−錫（5μ）におい
てその導体抵抗は３〜５ｍΩ／口であり、150℃
100hr放置后その抵抗変化は５％以下であつた。
また導体間隔は35μであるが、微細配線を可能と
するその値は上記膜構成でも20μは可能である。
尚、クロムの代りに、ニクロム、チタン等も使用
可能である。
前述したように、本発明によれば、従来の金等
の高価な材料を使わず、銅、錫、鉛等の安価な材
料で、導電率が高く、かつその変化が少なく、微
細な配線導電体を簡略化した製造工程にて製造す
ることができた。また、表面は半田合金で覆われ
るので、前述の加熱処理時に該電気部品及び電子
部品を一括して半田接続させることも可能とな
る。従つて、製造コストを大幅に低減する効果が
ある。
の高価な材料を使わず、銅、錫、鉛等の安価な材
料で、導電率が高く、かつその変化が少なく、微
細な配線導電体を簡略化した製造工程にて製造す
ることができた。また、表面は半田合金で覆われ
るので、前述の加熱処理時に該電気部品及び電子
部品を一括して半田接続させることも可能とな
る。従つて、製造コストを大幅に低減する効果が
ある。
第１図Ａ，Ｂ，Ｃは従来例図、第２図は本発明
の実施例図、第３図は本実施例による導電体の断
面図である。 １０……基板、１１……クロム層、１２……銅
層、１３……付加銅層、１４……鉛層、１５……
錫層、１６……合金層。
の実施例図、第３図は本実施例による導電体の断
面図である。 １０……基板、１１……クロム層、１２……銅
層、１３……付加銅層、１４……鉛層、１５……
錫層、１６……合金層。
Claims (1)
- １ 絶縁性の基板上に第１の金属層を付着する第
１の工程、該第１の金属層上に銅からなる第２の
金属層を付着する第２の工程、該第２の金属層上
の選択した領域に銅からなる第３の金属層を電気
メツキにより形成する第３の工程、該第３の金属
層上に鉛からなる第４の金属層を電気メツキによ
り形成する第４の工程、該第４の金属層上にに錫
からなる第５の金属層を電気メツキにより形成す
る第５の工程、前記第１の金属層及び前記第２の
金属層を溶解し、かつ前記第５の金属層を溶解し
ない溶液により、前記選択した領域以外の領域の
前記第１の金属層及び前記第２の金属層をエツチ
ング除去する第６の工程、前記第４の金属層及び
前記第５の金属層の厚さに対応する組成比の鉛−
錫合金の融点以上であり、かつ前記第１の金属
層、前記第２の金属層及び前記第３の金属層の融
点以下である温度で加熱処理することにより、前
記第４の金属層及び前記第５の金属層を融解し、
前記第２の金属層及び前記第３の金属層を錫鉛合
金で覆う第７の工程を有することを特徴とする導
電体の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1920780A JPS56118209A (en) | 1980-02-20 | 1980-02-20 | Conductor |
| US06/235,575 US4351704A (en) | 1980-02-20 | 1981-02-18 | Production method for solder coated conductor wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1920780A JPS56118209A (en) | 1980-02-20 | 1980-02-20 | Conductor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32576988A Division JPH01294312A (ja) | 1988-12-26 | 1988-12-26 | 混成ｉｃの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118209A JPS56118209A (en) | 1981-09-17 |
| JPH0137876B2 true JPH0137876B2 (ja) | 1989-08-09 |
Family
ID=11992915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1920780A Granted JPS56118209A (en) | 1980-02-20 | 1980-02-20 | Conductor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4351704A (ja) |
| JP (1) | JPS56118209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993025060A1 (fr) * | 1992-06-02 | 1993-12-09 | Ibiden Co., Ltd. | Tableau de connexions pre-etame et son procede de production |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3440668A1 (de) * | 1984-11-07 | 1986-05-07 | Dr.-Ing. Max Schlötter GmbH & Co KG, 7340 Geislingen | Verfahren zur erhaltung der loetbarkeit von bleizinn-ueberzuegen |
| JP2602329B2 (ja) * | 1988-07-06 | 1997-04-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属層で基板を被覆する方法 |
| JP2765673B2 (ja) * | 1992-06-04 | 1998-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メタライゼーション層及びその形成方法 |
| TW327247B (en) * | 1996-05-31 | 1998-02-21 | Ibm | Ball grid array having no through holes or via interconnections |
| CN107172808A (zh) * | 2016-03-08 | 2017-09-15 | 讯芯电子科技（中山）有限公司 | 双面直接镀铜陶瓷电路板及其制造方法 |
| KR20190141230A (ko) * | 2017-06-07 | 2019-12-23 | 니뽄 도쿠슈 도교 가부시키가이샤 | 배선 기판, 및 배선 기판의 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB730090A (en) * | 1951-11-28 | 1955-05-18 | Napier & Son Ltd | Improvements in or relating to methods of forming lead-tin alloy surface layers, andarticles provided with such surface layers |
| US3528892A (en) * | 1968-04-08 | 1970-09-15 | Joseph J Mazur | Plating method |
| US3742597A (en) * | 1971-03-17 | 1973-07-03 | Hadco Printed Circuits Inc | Method for making a coated printed circuit board |
| JPS4956172A (ja) * | 1972-09-29 | 1974-05-31 | ||
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118209A (en) | 1981-09-17 |
| US4351704A (en) | 1982-09-28 |
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