JPH0138385B2 - - Google Patents
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- Publication number
- JPH0138385B2 JPH0138385B2 JP57076455A JP7645582A JPH0138385B2 JP H0138385 B2 JPH0138385 B2 JP H0138385B2 JP 57076455 A JP57076455 A JP 57076455A JP 7645582 A JP7645582 A JP 7645582A JP H0138385 B2 JPH0138385 B2 JP H0138385B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- control terminal
- mis structure
- gate
- common control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、MIS構造として構成された制御可能
なエミツタシヨート部を有し、その第１の部分は
デイプリーシヨン形式に、また第２の部分はエン
ハンスメント形式に属しているサイリスタに関す
る。
なエミツタシヨート部を有し、その第１の部分は
デイプリーシヨン形式に、また第２の部分はエン
ハンスメント形式に属しているサイリスタに関す
る。
このようなサイリスタは昭和55年特許願第
158063号明細書に記載されている。第１の部分の
MIS構造はサイリスタの阻止状態の間またはその
点弧前に安定化短絡の作用をし、点弧過程の間の
みそのゲートに与えられる第１の極性の電圧パル
スにより無効状態に切換えられ、他方第２の部分
のMIS構造は消弧短絡の作用をし、専らサイリス
タの消弧のためにそのゲートに与えられる第２の
極性の電圧パルスにより有効状態に切換えられ
る。
158063号明細書に記載されている。第１の部分の
MIS構造はサイリスタの阻止状態の間またはその
点弧前に安定化短絡の作用をし、点弧過程の間の
みそのゲートに与えられる第１の極性の電圧パル
スにより無効状態に切換えられ、他方第２の部分
のMIS構造は消弧短絡の作用をし、専らサイリス
タの消弧のためにそのゲートに与えられる第２の
極性の電圧パルスにより有効状態に切換えられ
る。
上記明細書には、統一的にデイプリーシヨン形
式もしくはエンハンスメント形式に属するMIS構
造として構成された複数個のエミツタシヨート部
を有するサイリスタも記載されており、この場
合、第１の部分のMIS構造はそのゲートにバイア
ス電圧を与えられた時にゲートに下側にチヤネル
を形式し、無電圧状態ではチヤネルを消滅させる
ことにより、安定化短絡（消弧短絡）としての作
用をし、他方第２の部分のMIS構造はそのゲート
にそのようなバイアス電圧を与えられておらず、
消弧短絡（安定化短絡）としての作用をする。
式もしくはエンハンスメント形式に属するMIS構
造として構成された複数個のエミツタシヨート部
を有するサイリスタも記載されており、この場
合、第１の部分のMIS構造はそのゲートにバイア
ス電圧を与えられた時にゲートに下側にチヤネル
を形式し、無電圧状態ではチヤネルを消滅させる
ことにより、安定化短絡（消弧短絡）としての作
用をし、他方第２の部分のMIS構造はそのゲート
にそのようなバイアス電圧を与えられておらず、
消弧短絡（安定化短絡）としての作用をする。
米国特許第3243669号明細書（特にその第９図）
およびドイツ連邦共和国特許第2625917号明細書
から、MIS構造として構成されサイリスタの高速
消弧の目的で有効状態に切換えられる制御可能な
エミツタシヨート部を有するサイリスタは公知で
ある。まだドイツ連邦共和国特許第2625917号明
細書から、このエミツタ・シヨート部を点弧パル
スの生起中は有効状態に切換えて、点弧を防止す
ることも公知ある。しかし、この明細書には、安
定化短絡の作用のみをする少なくとも１つの制御
可能なエミツタシヨート部と消弧短絡の作用のみ
をする他の少なくとも１つの制御可能なエミツタ
シヨート部とを共にサイリスタに配置することは
示されていない。
およびドイツ連邦共和国特許第2625917号明細書
から、MIS構造として構成されサイリスタの高速
消弧の目的で有効状態に切換えられる制御可能な
エミツタシヨート部を有するサイリスタは公知で
ある。まだドイツ連邦共和国特許第2625917号明
細書から、このエミツタ・シヨート部を点弧パル
スの生起中は有効状態に切換えて、点弧を防止す
ることも公知ある。しかし、この明細書には、安
定化短絡の作用のみをする少なくとも１つの制御
可能なエミツタシヨート部と消弧短絡の作用のみ
をする他の少なくとも１つの制御可能なエミツタ
シヨート部とを共にサイリスタに配置することは
示されていない。
本発明の目的は、大きな安定性を有しかつ良好
な遮断特性を有する昭和55年特許願第158063号に
よるサイリスタの１つの実施態様を提案すること
である。
な遮断特性を有する昭和55年特許願第158063号に
よるサイリスタの１つの実施態様を提案すること
である。
この目的は、本発明によれば、ｎ（ｐ）エミツ
タが複数個のｎ（ｐ）エミツタ領域から成り、第
１の共通制御端子にはそれに対応づけられている
エミツタシヨート部を点弧過程の間は無効状態に
する第１の極性の第１の電圧パルスが与えられ、
また第２の共通制御端子にはそれに対応づけられ
ているエミツタシヨート部を消弧過程の間は第１
の極性と反対の第２の極性の第２の電圧パルスが
与えられることにより達成される。
タが複数個のｎ（ｐ）エミツタ領域から成り、第
１の共通制御端子にはそれに対応づけられている
エミツタシヨート部を点弧過程の間は無効状態に
する第１の極性の第１の電圧パルスが与えられ、
また第２の共通制御端子にはそれに対応づけられ
ているエミツタシヨート部を消弧過程の間は第１
の極性と反対の第２の極性の第２の電圧パルスが
与えられることにより達成される。
本発明により得られる利点は特に、サイリスタ
の連続限界電流の何倍もの大きさの負荷電流が制
御可能なエミツタシヨート部によりしや断され得
ることである。
の連続限界電流の何倍もの大きさの負荷電流が制
御可能なエミツタシヨート部によりしや断され得
ることである。
以下、図面により本発明を一層詳細に説明す
る。
る。
図面に示されているサイリスタの半導体ウエー
ハはドープされた半導体材料たとえばシリコンか
ら成り交互の伝導形式で重さなつた４つの層を有
する。複数個のｎエミツタ領域１ａ，１ｂ，１ｃ
はｎエミツタを形成している。ｐ伝導形の層２は
ｐベース層、ｎ伝導形の層３はｎベース層、また
ｐ伝導形の層４はｐエミツタと呼ばれる。ｐエミ
ツタ４は導電層材料たとえばアルミニウムから成
り端子Ａを有するアノード５を設けられており、
他方個々のｎエミツタ領域１ａ，１ｂ，１ｃ…は
共通端子Ｋと接続されたカソードの部分６ａ，６
ｂ，６ｃ…により接触されている。カソードの部
分６ａなども導電性材料たとえばアルミニウムか
ら成つている。
ハはドープされた半導体材料たとえばシリコンか
ら成り交互の伝導形式で重さなつた４つの層を有
する。複数個のｎエミツタ領域１ａ，１ｂ，１ｃ
はｎエミツタを形成している。ｐ伝導形の層２は
ｐベース層、ｎ伝導形の層３はｎベース層、また
ｐ伝導形の層４はｐエミツタと呼ばれる。ｐエミ
ツタ４は導電層材料たとえばアルミニウムから成
り端子Ａを有するアノード５を設けられており、
他方個々のｎエミツタ領域１ａ，１ｂ，１ｃ…は
共通端子Ｋと接続されたカソードの部分６ａ，６
ｂ，６ｃ…により接触されている。カソードの部
分６ａなども導電性材料たとえばアルミニウムか
ら成つている。
ｎエミツタ領域１ａのなかにｐ伝導形の領域７
および８が接合されており、これらの領域は半導
体ウエーハの境界面９まで延び、そこでカソード
の部分６ａにより接触されている。領域７とｎエ
ミツタ領域１ａの左縁に隣接し境界面９まで達す
るｐベース層２の部分１０との間にｎエミツタ領
域１ａの縁範囲１１が位置し、この縁範囲は境界
面９上に設けられた薄い絶縁層１２によりおおわ
れている。この絶縁層の上に導電性材料たとえば
アルミニウムから成り制御端子Ｇ１と接続された
ゲート１３が設けられている。領域７はｐ伝導形
の第２の半導体領域としての部分１０と、領域７
と部分１０との間に位置するｎ伝導形半導体領域
としての縁範囲１１と、ゲート１３および絶縁層
１２と共にMIS構造Ｍ１ａを構成する第１のＰ伝
導形半導体領域である。このMIS構造はデイプリ
ーシヨン形式に属するので、ゲート１３に電圧が
与えられていないときにはｐ伝導形チヤネル１４
が縁範囲１１に境界面９に沿つて形成され、それ
により部分１０が領域７と、またそれを介してカ
ソードの部分６ａと低抵抗で接続される。こうし
てエミツタシヨート部１０，１４，７および６ａ
がｎエミツタ領域１ａとｐベース層２との間に形
成される。
および８が接合されており、これらの領域は半導
体ウエーハの境界面９まで延び、そこでカソード
の部分６ａにより接触されている。領域７とｎエ
ミツタ領域１ａの左縁に隣接し境界面９まで達す
るｐベース層２の部分１０との間にｎエミツタ領
域１ａの縁範囲１１が位置し、この縁範囲は境界
面９上に設けられた薄い絶縁層１２によりおおわ
れている。この絶縁層の上に導電性材料たとえば
アルミニウムから成り制御端子Ｇ１と接続された
ゲート１３が設けられている。領域７はｐ伝導形
の第２の半導体領域としての部分１０と、領域７
と部分１０との間に位置するｎ伝導形半導体領域
としての縁範囲１１と、ゲート１３および絶縁層
１２と共にMIS構造Ｍ１ａを構成する第１のＰ伝
導形半導体領域である。このMIS構造はデイプリ
ーシヨン形式に属するので、ゲート１３に電圧が
与えられていないときにはｐ伝導形チヤネル１４
が縁範囲１１に境界面９に沿つて形成され、それ
により部分１０が領域７と、またそれを介してカ
ソードの部分６ａと低抵抗で接続される。こうし
てエミツタシヨート部１０，１４，７および６ａ
がｎエミツタ領域１ａとｐベース層２との間に形
成される。
ｐチヤネル１４は境界面９に存在する電界によ
り形成されている反転チヤネルから成つていても
よいし、浅いｐドーピングにより直接境界面９に
形成されているドープされたチヤネル領域から成
つてもよい。制御端子Ｇ１に正の電圧を与える
と、ｐチヤネルは中断され、エミツタシヨート部
は無効態になる。
り形成されている反転チヤネルから成つていても
よいし、浅いｐドーピングにより直接境界面９に
形成されているドープされたチヤネル領域から成
つてもよい。制御端子Ｇ１に正の電圧を与える
と、ｐチヤネルは中断され、エミツタシヨート部
は無効態になる。
ｎエミツタ領域１ａの右縁には同様に構成され
たMIS構造Ｍ２ａが位置している。しかし、この
MIS構造はエンハンスメント形式に属し、そのゲ
ート１５は制御端子Ｇ２と接続されている。、制
御端子Ｇ２に電圧が与えられていないとき、MIS
構造Ｍ２ａにはｐチヤネルが形成されていない。
図面に参照記号15を付されているｐチヤネルは、
Ｇ２が負の電圧を与えられた時に初めて形成され
る。
たMIS構造Ｍ２ａが位置している。しかし、この
MIS構造はエンハンスメント形式に属し、そのゲ
ート１５は制御端子Ｇ２と接続されている。、制
御端子Ｇ２に電圧が与えられていないとき、MIS
構造Ｍ２ａにはｐチヤネルが形成されていない。
図面に参照記号15を付されているｐチヤネルは、
Ｇ２が負の電圧を与えられた時に初めて形成され
る。
ｎエミツタ領域１ｂの縁側には別のMIS構造Ｍ
１ｂおよびＭ２ｂが、またｎエミツタ領域１ｃの
縁側にはさらに別のMIS構造Ｍ１ＣおよびＭ２Ｃ
が設けられている。これらのMIS構造のうちＭ２
ｂはそのゲート１６を介してＧ１に接続され、そ
れ以外のMIS構造はそれぞれのゲートを介してＧ
２に接続されている。Ｍ２ｂはデイプリーシヨン
形式のMIS構造として構成されており、それ以外
のMIS構造Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃよびＭ２ｃは
エンハンスメント形式に属する。
１ｂおよびＭ２ｂが、またｎエミツタ領域１ｃの
縁側にはさらに別のMIS構造Ｍ１ＣおよびＭ２Ｃ
が設けられている。これらのMIS構造のうちＭ２
ｂはそのゲート１６を介してＧ１に接続され、そ
れ以外のMIS構造はそれぞれのゲートを介してＧ
２に接続されている。Ｍ２ｂはデイプリーシヨン
形式のMIS構造として構成されており、それ以外
のMIS構造Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃよびＭ２ｃは
エンハンスメント形式に属する。
ｐベース層２の上に、点弧電流回路の端子Ｚと
接続された点弧電極１７が設けられている。
接続された点弧電極１７が設けられている。
作動の仕方について説明すると、制御端子Ｇ１
およびＧ２はサイリスタの阻止状態では電圧を与
えられていない。従つて、ｎエミツタ領域１ａは
有効状態に切換えられているｐチヤネル１４を経
てｐベース層２と低抵抗で接続されており、同様
にｎエミツタ領域１ｂもMIS構造Ｍ２ｂのチヤネ
ルを経てｐベース層２と低抵抗で接続されてい
る。他のMIS構造を経てのｎエミツタ領域とｐベ
ース層との間の低抵抗接続は存在していない。
MIS構造Ｍ１ａおよびＭ２ｂはそれらのチヤネル
を経て安定化短絡のためのエミツタシヨート部を
形成し、端子Ａと端子Ｋとの間に大きな阻止電圧
または急速に立上がる阻止電圧がかかる際の望ま
しくない点弧過程を回避する。
およびＧ２はサイリスタの阻止状態では電圧を与
えられていない。従つて、ｎエミツタ領域１ａは
有効状態に切換えられているｐチヤネル１４を経
てｐベース層２と低抵抗で接続されており、同様
にｎエミツタ領域１ｂもMIS構造Ｍ２ｂのチヤネ
ルを経てｐベース層２と低抵抗で接続されてい
る。他のMIS構造を経てのｎエミツタ領域とｐベ
ース層との間の低抵抗接続は存在していない。
MIS構造Ｍ１ａおよびＭ２ｂはそれらのチヤネル
を経て安定化短絡のためのエミツタシヨート部を
形成し、端子Ａと端子Ｋとの間に大きな阻止電圧
または急速に立上がる阻止電圧がかかる際の望ま
しくない点弧過程を回避する。
サイリスタの点弧のためには、端子Ｚに点弧電
流パルスIZが与えられる。同時に端子Ｇ１に点弧
過程の継続中は、MIS構造Ｍ１ａおよびＭ２ｂの
ｐチヤネルを中断する正のパルスが与えられる。
それにより安定化短絡は点弧過程の継続中は無効
状態にある。点弧が行なわれた後、端子Ａと端子
Ｋとの間に接続されている負荷電流回路の負荷電
流が低抵抗に切換えられたサイリスタを経て流れ
る。
流パルスIZが与えられる。同時に端子Ｇ１に点弧
過程の継続中は、MIS構造Ｍ１ａおよびＭ２ｂの
ｐチヤネルを中断する正のパルスが与えられる。
それにより安定化短絡は点弧過程の継続中は無効
状態にある。点弧が行なわれた後、端子Ａと端子
Ｋとの間に接続されている負荷電流回路の負荷電
流が低抵抗に切換えられたサイリスタを経て流れ
る。
端子ＡおよびＫに導通方向の極性の電圧が加わ
つているにもかかわらずサイリスタを消弧すべき
ときには、Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃ
を経て延びるエミツタシヨート部を有効状態に切
換えればよく、これは端子Ｇ２に負の電圧パルス
を与えることにより達成される。このパルスによ
りすべてのエミツタシヨート部が有効状態になる
ので、サイリスタは迅速に消弧される。Ｍ２ａ，
Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃを経て延びるエミツ
タシヨート部は消弧短絡とも呼ばれる。
つているにもかかわらずサイリスタを消弧すべき
ときには、Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃ
を経て延びるエミツタシヨート部を有効状態に切
換えればよく、これは端子Ｇ２に負の電圧パルス
を与えることにより達成される。このパルスによ
りすべてのエミツタシヨート部が有効状態になる
ので、サイリスタは迅速に消弧される。Ｍ２ａ，
Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃを経て延びるエミツ
タシヨート部は消弧短絡とも呼ばれる。
負荷電流が連続限界電流の何倍もの大きさであ
る場合にも、サイリスタの迅速な消弧を可能にす
るためには、消弧過程で有効なエミツタシヨート
部がｎエミツタ領域１ａないし１ｃにより全体と
して必要とされる横断面の10％以上、ただし80％
以下を占めていればよい。これは図面に記入され
ている間隔ｌ（エミツタ領域により全体として必
要とされる横断面の尺度）と間隔ａないしｄの和
（すべてのMIS構造により占められる面積部分の
尺度、すなわち、カソード電極６ａ，６ｂ，６ｃ
ｕにより占められる面積部分以外を尺度）との
比が ８／10＞ａ＋ｂ＋ｃ＋ｄ／ｌ＞１／10 の関係を満足する場合である。
る場合にも、サイリスタの迅速な消弧を可能にす
るためには、消弧過程で有効なエミツタシヨート
部がｎエミツタ領域１ａないし１ｃにより全体と
して必要とされる横断面の10％以上、ただし80％
以下を占めていればよい。これは図面に記入され
ている間隔ｌ（エミツタ領域により全体として必
要とされる横断面の尺度）と間隔ａないしｄの和
（すべてのMIS構造により占められる面積部分の
尺度、すなわち、カソード電極６ａ，６ｂ，６ｃ
ｕにより占められる面積部分以外を尺度）との
比が ８／10＞ａ＋ｂ＋ｃ＋ｄ／ｌ＞１／10 の関係を満足する場合である。
図面をわかりやすくするため、図面は実際の寸
法比を考慮に入れずに画かれている。
法比を考慮に入れずに画かれている。
安定化の役割をするMIS構造Ｍ１ａおよびＭ２
ｂの面積部分はｎエミツタ領域により必要とされ
るサイリスタの横断面の0.01％ないし３％である
ことが望ましい。
ｂの面積部分はｎエミツタ領域により必要とされ
るサイリスタの横断面の0.01％ないし３％である
ことが望ましい。
本発明の他の実施態様では、境界面９に設けら
れたMIS構造に加えて、または境界面９にMIS構
造を設けるかわりに、反対側の境界面にMIS構造
が設けられている。この場合、ｐエミツタ４を
個々のエミツタ領域に分割し、またアノード５を
相応に分割して、ｐエミツタシヨート部が構成さ
れる。
れたMIS構造に加えて、または境界面９にMIS構
造を設けるかわりに、反対側の境界面にMIS構造
が設けられている。この場合、ｐエミツタ４を
個々のエミツタ領域に分割し、またアノード５を
相応に分割して、ｐエミツタシヨート部が構成さ
れる。
図面は本発明によるサイリスタの一実施例の断
面図である。 １ａ〜１ｃ：ｎエミツタ領域、２：ｐベース
層、３：ｎベース層、４：ｐエミツタ、５：アノ
ード、６ａ〜６ｃ：カソード部分、７，８：ｐ伝
導形領域、９〜境界面、１０〜ｐベース層の部
分、１１：縁範囲、１２：絶縁層、１３：ゲー
ト、１４：ｐチヤネル、１５，１６：ゲート、１
７：点弧電極、Ａ：アノード端子、Ｇ１，Ｇ２：
制御端子、Ｋ：カソード端子、Ｍ１ａ〜Ｍ２ｃ構
造、Ｚ：点弧電流端子。
面図である。 １ａ〜１ｃ：ｎエミツタ領域、２：ｐベース
層、３：ｎベース層、４：ｐエミツタ、５：アノ
ード、６ａ〜６ｃ：カソード部分、７，８：ｐ伝
導形領域、９〜境界面、１０〜ｐベース層の部
分、１１：縁範囲、１２：絶縁層、１３：ゲー
ト、１４：ｐチヤネル、１５，１６：ゲート、１
７：点弧電極、Ａ：アノード端子、Ｇ１，Ｇ２：
制御端子、Ｋ：カソード端子、Ｍ１ａ〜Ｍ２ｃ構
造、Ｚ：点弧電流端子。
Claims (1)
- １ 陰極により接触されているｎエミツタと、そ
れにに境を接するＰベース層と、陽極により接触
されているｐエミツタと、それに境を接するｎベ
ース層と、半導体ウエーハの一つの境界面に配置
されMIS構造として構成された制御可能なエミツ
タ・シヨート部とを有し、そのエミツタ・シヨー
ト部がそれぞれカソード（アノード）と接続され
た第１の伝導形式の第１の半導体領域とベース層
と接続された第１の伝導形式の第２の半導体領域
とこれらの領域の間に位置し半導体ウエーハに対
して電気的に絶縁されたゲートによりおおわれて
いる第２の伝導形式の中間層とからなつており、
MIS構造の第１の部分はデイプリーシヨン形式
に、またMIS構造の第２の部分はエンハンスメン
ト形式に属しており、一方の形式のMIS構造のゲ
ートに対する第１の共通制御端子と他方の形式の
MIS構造のゲートに対する第２の共通制御端子と
が設けられているサイリスタにおいて、ｎ（ｐ）
エミツタが複数個のｎ（ｐ）エミツタ領域から成
り、第１の共通制御端子にはそれに対応づけられ
ているエミツタシヨート部を点弧過程の間は無効
状態にする第１の極性の第１の電圧パルスが与え
られ、また第２の共通制御端子にはそれに対応づ
けられているエミツタシヨート部を消弧過程の間
は第１の極性と反対の第２の極性の第２の電圧パ
ルスが与えられることを特徴とするサイリスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813118293 DE3118293A1 (de) | 1981-05-08 | 1981-05-08 | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194579A JPS57194579A (en) | 1982-11-30 |
| JPH0138385B2 true JPH0138385B2 (ja) | 1989-08-14 |
Family
ID=6131809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076455A Granted JPS57194579A (en) | 1981-05-08 | 1982-05-07 | Thyristor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4466010A (ja) |
| EP (1) | EP0064717B1 (ja) |
| JP (1) | JPS57194579A (ja) |
| DE (1) | DE3118293A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927569A (ja) * | 1982-08-06 | 1984-02-14 | Hitachi Ltd | 半導体スイツチ素子 |
| DE3230741A1 (de) * | 1982-08-18 | 1984-02-23 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterschalter mit einem abschaltbaren thyristor |
| US4604638A (en) * | 1983-05-17 | 1986-08-05 | Kabushiki Kaisha Toshiba | Five layer semiconductor device with separate insulated turn-on and turn-off gates |
| DE3330022A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Thyristor |
| DE3855922T2 (de) * | 1987-02-26 | 1998-01-02 | Toshiba Kawasaki Kk | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
| JPH0612817B2 (ja) * | 1989-12-27 | 1994-02-16 | 株式会社東芝 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| JPS5629458B2 (ja) * | 1973-07-02 | 1981-07-08 | ||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS5933986B2 (ja) * | 1975-09-12 | 1984-08-20 | 三菱電機株式会社 | 半導体装置 |
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| DE2855794A1 (de) * | 1978-12-22 | 1980-07-10 | Siemens Ag | Audiometer |
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