JPH0612817B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0612817B2 JPH0612817B2 JP1336651A JP33665189A JPH0612817B2 JP H0612817 B2 JPH0612817 B2 JP H0612817B2 JP 1336651 A JP1336651 A JP 1336651A JP 33665189 A JP33665189 A JP 33665189A JP H0612817 B2 JPH0612817 B2 JP H0612817B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- electrode
- gate
- layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Thyristors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はゲートターンオフサイリスタ（GTOと称す）を
構成する半導体装置に関する。
構成する半導体装置に関する。
周知の通りGTOとは、ゲート・カソード間を順バイアス
させることによりオン状態に移行し、逆バイアスをかけ
ることによりオフ状態に移行するサイリスタである。第
１図に従来のGTOの構造を示す。このGTOは、Ｐ型のアノ
ードエミッタＰ１，Ｎ型のアノードベースＨ１，Ｐ型の
カソードベースＰ２，及びＮ型のカソードエミッタＮ２
からなり、アノードエミッタにアノード電極Ａ、カソー
ドエミッタにカソード電極Ｋが具備され、カソードベー
スに、カソードエミッタを取り囲むようにゲート電極Ｇ
が設けられている。
させることによりオン状態に移行し、逆バイアスをかけ
ることによりオフ状態に移行するサイリスタである。第
１図に従来のGTOの構造を示す。このGTOは、Ｐ型のアノ
ードエミッタＰ１，Ｎ型のアノードベースＨ１，Ｐ型の
カソードベースＰ２，及びＮ型のカソードエミッタＮ２
からなり、アノードエミッタにアノード電極Ａ、カソー
ドエミッタにカソード電極Ｋが具備され、カソードベー
スに、カソードエミッタを取り囲むようにゲート電極Ｇ
が設けられている。
第２図に従来の増幅ゲート構造のGTOを示す。これは上
記構造に加えてＮ型の補助カソードエミッタＮ３を有
し、その上に増幅作用をするように電極ｌが設けられ、
場合によってはその電極とゲート電極Ｇ間にダイオード
２が接続されている。
記構造に加えてＮ型の補助カソードエミッタＮ３を有
し、その上に増幅作用をするように電極ｌが設けられ、
場合によってはその電極とゲート電極Ｇ間にダイオード
２が接続されている。
第３図（ａ）に従来の縦型構成となったMOSゲート構造
のサイリスタを示す。図中１１は絶縁層、１２は金属層
である。第３図（ｂ）に従来の横型構成となったMOSゲ
ート構造のサイリスタを示す。
のサイリスタを示す。図中１１は絶縁層、１２は金属層
である。第３図（ｂ）に従来の横型構成となったMOSゲ
ート構造のサイリスタを示す。
しかしながら従来のGTOは、第１図に示すように良好な
ターンオフ特性を得るために、ゲート電極がカソードエ
ミッタＮ２を取り囲むように形成されており、従って大
容量のGTOでは最小ゲートトリガ電流は１Ａにもなり、
良好なターンオン特性を得るためには１０Ａ近くのゲー
ト電流を供給する必要がある。この欠点を避けるために
第２図のような増幅ゲート構造が考案されているが、そ
れでも最小ゲートトリガ電流は数百mAであり、良好なタ
ーンオン特性を得るためには数Ａのゲート電流を供給す
る必要がある。かつターンオフ時、Ｐ２とＮ３接合間に
印加される逆バイアスが小さく、可制御アノード電流が
低下する。一方第３図に示すMOSゲート構造のサイリス
タは電圧駆動型であり、ターンオンに要する電流はμA
のオーダで、上記値より数桁低い値である。ただしこの
構造ではゲートターンオフは不可能である。
ターンオフ特性を得るために、ゲート電極がカソードエ
ミッタＮ２を取り囲むように形成されており、従って大
容量のGTOでは最小ゲートトリガ電流は１Ａにもなり、
良好なターンオン特性を得るためには１０Ａ近くのゲー
ト電流を供給する必要がある。この欠点を避けるために
第２図のような増幅ゲート構造が考案されているが、そ
れでも最小ゲートトリガ電流は数百mAであり、良好なタ
ーンオン特性を得るためには数Ａのゲート電流を供給す
る必要がある。かつターンオフ時、Ｐ２とＮ３接合間に
印加される逆バイアスが小さく、可制御アノード電流が
低下する。一方第３図に示すMOSゲート構造のサイリス
タは電圧駆動型であり、ターンオンに要する電流はμA
のオーダで、上記値より数桁低い値である。ただしこの
構造ではゲートターンオフは不可能である。
本発明は上記実情に鑑みてなされたもので、微小なゲー
ト電力で良好なターンオン，ターンオフ特性を有するGT
Oを提供しようとするものである。
ト電力で良好なターンオン，ターンオフ特性を有するGT
Oを提供しようとするものである。
本発明はオン用のゲート電極とオフ用のゲート電極を分
離し、オンゲートをMOSゲート構造の如き電圧駆動型と
しかつこれに増幅ゲートを追加した構成として、微小な
ゲート電力で良好なターンオン特性を得、この構造にオ
フゲートを併置してターンオフ特性を得ることができる
ようにしたものである。
離し、オンゲートをMOSゲート構造の如き電圧駆動型と
しかつこれに増幅ゲートを追加した構成として、微小な
ゲート電力で良好なターンオン特性を得、この構造にオ
フゲートを併置してターンオフ特性を得ることができる
ようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第４
図ないし第７図は同実施例のもとになる構成の断面図を
示すが、これは従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を用いる。第４図に示さ
れるものは、層Ｐ１上に層Ｎ１を形成し、更にその中に
層Ｐ２を形成し、更にその中に層Ｎ２を形成する。層
N1,P2,N2にまたがるように酸化物等の絶縁物１１を配
し、その上にゲート電極１２を形成する。アノード電極
Ａは層Ｐ１上に、カソード電極Ｋは層Ｎ２上に、ゲート
電極Ｇ２は層Ｐ２上に形成する。そしてカソードＫに対
してアノードＡが正となるように電圧を印加した状態
で、層Ｐ２に対してゲートＧ１を順バイアス（正にバイ
アス）することにより、層Ｐ２にチャンネルを形成して
ターンオンさせる。オン状態の時にカソードに対してゲ
ートＧ２を負にバイアスすることによりターンオンさせ
るものである。
図ないし第７図は同実施例のもとになる構成の断面図を
示すが、これは従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を用いる。第４図に示さ
れるものは、層Ｐ１上に層Ｎ１を形成し、更にその中に
層Ｐ２を形成し、更にその中に層Ｎ２を形成する。層
N1,P2,N2にまたがるように酸化物等の絶縁物１１を配
し、その上にゲート電極１２を形成する。アノード電極
Ａは層Ｐ１上に、カソード電極Ｋは層Ｎ２上に、ゲート
電極Ｇ２は層Ｐ２上に形成する。そしてカソードＫに対
してアノードＡが正となるように電圧を印加した状態
で、層Ｐ２に対してゲートＧ１を順バイアス（正にバイ
アス）することにより、層Ｐ２にチャンネルを形成して
ターンオンさせる。オン状態の時にカソードに対してゲ
ートＧ２を負にバイアスすることによりターンオンさせ
るものである。
第５図は第４図とほとんど同じ構造であるが、層Ｐ２か
らゲート電極Ｇ２を取り出す場所が異なり、MOSゲート
とカソード間から取り出している。
らゲート電極Ｇ２を取り出す場所が異なり、MOSゲート
とカソード間から取り出している。
第６図，第７図は第４図，第５図の縦型GTOを横型GTOに
適用した例を示す。上記第５図ないし第７図において
も、各電極バイアスのかけ方、層Ｐ２にチャンネルを形
成する点は第４図の場合と全く同じである。
適用した例を示す。上記第５図ないし第７図において
も、各電極バイアスのかけ方、層Ｐ２にチャンネルを形
成する点は第４図の場合と全く同じである。
第８図は上記構成をもとにして増幅ゲート構造（補助サ
イリスタ）を用いた本発明の一実施例を示す。この場合
パイロットの役目をする増幅ゲート部は、層Ｎ１に隣接
するＰ型層Ｐ３、この層Ｐ３に隣接するＮ型層Ｎ３、層
N1,P3,N3にまたがって形成された絶縁層１１１を介して
配置されたゲート電極１２１を有し、ゲートＧ１の直下
のＰ型層Ｐ３（Ｎ３はＮ型層）にチャンネルを発生させ
てターンオンの時、増幅ゲート部で主サイリスタのMOS
ゲート部の電位つまりａ点を層Ｐ２に対して上昇させる
のみでよく、また主サイリスタのオンゲートはＭＯＳ型
であって、そのゲート絶縁膜により電流経路が遮断され
ているから、増幅ゲート部はラッチングしないつまりオ
ン状態を続けない。それゆえ第２図に示したような従来
の増幅ゲート付GTOに必要なダイオード２は必要としな
いし、従来のラッチング増幅ゲートを介したターンオフ
時の素子破壊もないし、可制御アノード電流値が低下す
ることもない。
イリスタ）を用いた本発明の一実施例を示す。この場合
パイロットの役目をする増幅ゲート部は、層Ｎ１に隣接
するＰ型層Ｐ３、この層Ｐ３に隣接するＮ型層Ｎ３、層
N1,P3,N3にまたがって形成された絶縁層１１１を介して
配置されたゲート電極１２１を有し、ゲートＧ１の直下
のＰ型層Ｐ３（Ｎ３はＮ型層）にチャンネルを発生させ
てターンオンの時、増幅ゲート部で主サイリスタのMOS
ゲート部の電位つまりａ点を層Ｐ２に対して上昇させる
のみでよく、また主サイリスタのオンゲートはＭＯＳ型
であって、そのゲート絶縁膜により電流経路が遮断され
ているから、増幅ゲート部はラッチングしないつまりオ
ン状態を続けない。それゆえ第２図に示したような従来
の増幅ゲート付GTOに必要なダイオード２は必要としな
いし、従来のラッチング増幅ゲートを介したターンオフ
時の素子破壊もないし、可制御アノード電流値が低下す
ることもない。
第９図は増幅ゲート部を光駆動型としたものである。つ
まり増幅ゲート部に光を当て、該増幅ゲート部をターン
オンさせてａ点の電位を上げ、主サイリスタをターンオ
ンさせるものである。
まり増幅ゲート部に光を当て、該増幅ゲート部をターン
オンさせてａ点の電位を上げ、主サイリスタをターンオ
ンさせるものである。
第１０図は増幅ゲート部を、層N1,P3,N3よりなるトラン
ジスタで置換し、主サイリスタ部をアノードショート型
としたものである。この第１０図のアノードショート型
の構成は、第１１図を除く第４図ないし第９図の構成に
すべて適用可能である。
ジスタで置換し、主サイリスタ部をアノードショート型
としたものである。この第１０図のアノードショート型
の構成は、第１１図を除く第４図ないし第９図の構成に
すべて適用可能である。
第１１図は層Ｎ１からゲート電極Ｇ３をとり出し、ター
ンオフ時にアノードＡに対してゲートＧ３を正にバイア
スし、層Ｐ２，Ｎ３の接合部分のみならず、層Ｎ１，Ｐ
１の接合部にも逆バイアスを与えて、より早くターンオ
フさせるようにしたものである。この第１１図の構造
は、第１０図を除いた第４図ないし第９図のすべてに適
用可能である。
ンオフ時にアノードＡに対してゲートＧ３を正にバイア
スし、層Ｐ２，Ｎ３の接合部分のみならず、層Ｎ１，Ｐ
１の接合部にも逆バイアスを与えて、より早くターンオ
フさせるようにしたものである。この第１１図の構造
は、第１０図を除いた第４図ないし第９図のすべてに適
用可能である。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば第９図ないし第１１図において、増幅ゲー
ト部への光照射の代りに、層Ｐ３に電気信号を与えてタ
ーンオンをさせてもよい。
ある。例えば第９図ないし第１１図において、増幅ゲー
ト部への光照射の代りに、層Ｐ３に電気信号を与えてタ
ーンオンをさせてもよい。
以上説明した如く本発明によれば、オンゲートパワーが
従来に比べて数桁も小さくて良好なターンオンが可能
で、かつまた良好なターンオフも可能としたGTOが提供
できるものである。
従来に比べて数桁も小さくて良好なターンオンが可能
で、かつまた良好なターンオフも可能としたGTOが提供
できるものである。
第１図ないし第３図は従来のGTOの構成を示す断面図、
第４図ないし第７図は本発明の実施例のもとになるGTO
の断面図、第８図ないし第１１図はそれぞれ本発明の実
施例を示す断面図である。 Ｐ１……第１の半導体層、Ｎ１……第２の半導体層、Ｐ
２……第３の半導体層、Ｎ２……第４の半導体層、Ｐ３
……第５の半導体層、Ｎ３……第６の半導体層、Ａ……
第１の電極、Ｋ……第２の電極、Ｇ１……第３の電極、
Ｇ２……第４の電極、Ｇ３……第５の電極、１１，１１
１……絶縁層、１２，１２１……電極層。
第４図ないし第７図は本発明の実施例のもとになるGTO
の断面図、第８図ないし第１１図はそれぞれ本発明の実
施例を示す断面図である。 Ｐ１……第１の半導体層、Ｎ１……第２の半導体層、Ｐ
２……第３の半導体層、Ｎ２……第４の半導体層、Ｐ３
……第５の半導体層、Ｎ３……第６の半導体層、Ａ……
第１の電極、Ｋ……第２の電極、Ｇ１……第３の電極、
Ｇ２……第４の電極、Ｇ３……第５の電極、１１，１１
１……絶縁層、１２，１２１……電極層。
Claims (4)
- 【請求項１】第１導電型を有する第１の半導体層と、該
層に隣接する第２導電型を有する第２の半導体層と、該
層に隣接する第１導電型を有する第３の半導体層と、該
層に隣接する第２導電型を有する第４の半導体層と、第
１の半導体層に接続された第１の電極と、第４の半導体
層に接続された第２の電極と、第２、第３、第４の半導
体層にまたがって形成された絶縁膜を介した設けられた
オンゲートとしての第３の電極と、第３の半導体層に接
続され第４の半導体層には接続されないように設けられ
たオフゲートとしての第４の電極とからなるＧＴＯ本体
と；前記第３の半導体層と隔てて前記第２の半導体層に
隣接して形成された第１導電型の第５の半導体層と、こ
の第５の半導体層と隣接して形成された第２導電型の第
６の半導体層を有し、この第６の半導体層に接続された
電極が前記第３の電極と接続され、前記第２、第５、第
６の半導体層にまたがって形成された絶縁膜を介して設
けられた第６の電極を有してなる増幅ゲート部を具備し
たことを特徴とする半導体装置。 - 【請求項２】前記ＧＴＯ本体は、前記第２の半導体層が
第４の半導体層と対向した位置で一部第１の電極と接続
された部分を具備したことを特徴とする特許請求の範囲
第１項に記載の半導体装置。 - 【請求項３】第１導電型を有する第１の半導体層と、該
層に隣接する第２導電型を有する第２の半導体層と、該
層に隣接する第１導電型を有する第３の半導体層と、該
層に隣接する第２導電型を有する第４の半導体層と、第
１の半導体層に接続された第１の電極と、第４の半導体
層に接続された第２の電極と、第２、第３、第４の半導
体層にまたがって形成された絶縁膜を介した設けられた
オンゲートとしての第３の電極と、第３の半導体層に接
続され第４の半導体層には接続されないように設けられ
たオフゲートとしての第４の電極ととを有し、前記第２
の半導体層が前記第１の電極と一部接続されたＧＴＯ本
体と；、前記第３の半導体層と隔てて前記第２の半導体
層に隣接して形成された第１導電型の第５の半導体層
と、この第５の半導体層と隣接して形成された第２導電
型の第６の半導体層を有し、この第６の半導体層に接続
された電極が前記第３の電極と接続され、前記第１の電
極が第２の半導体層に接続されていて、前記第２、第
５、第６の半導体層がトランジスタとして動作する増幅
ゲート部とを具備したことを特徴とする半導体装置。 - 【請求項４】第１導電型を有する第１の半導体層と、該
層に隣接する第２導電型を有する第２の半導体層と、該
層に隣接する第１導電型を有する第３の半導体層と、該
層に隣接する第２導電型を有する第４の半導体層と、第
１の半導体層に接続された第１の電極と、第４の半導体
層に接続された第２の電極と、第２、第３、第４の半導
体層にまたがって形成された絶縁膜を介した設けられた
オンゲートとしての第３の電極と、第３の半導体層に接
続され第４の半導体層には接続されないように設けられ
た第１のオフゲートとしての第４の電極と、第２の半導
体層に接続された第２のオフゲートとしての第５の電極
とからなるＧＴＯ本体と；前記第３の半導体層と隔てて
前記第２の半導体層に隣接して形成された第１導電型の
第５の半導体層と、この第５の半導体層と隣接し形成さ
れた第２導電型の第６の半導体層を有し、この第６の半
導体層に接続された電極が前記第３の電極と接続された
増幅ゲート部を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336651A JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336651A JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086062A Division JPS59211271A (ja) | 1983-05-17 | 1983-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327570A JPH0327570A (ja) | 1991-02-05 |
| JPH0612817B2 true JPH0612817B2 (ja) | 1994-02-16 |
Family
ID=18301372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1336651A Expired - Lifetime JPH0612817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612817B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541635A (en) * | 1977-06-06 | 1979-01-08 | Ricoh Co Ltd | Developing device in dry type electrophotographic copier |
| DE2945347A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb |
| DE3118293A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
-
1989
- 1989-12-27 JP JP1336651A patent/JPH0612817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327570A (ja) | 1991-02-05 |
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