JPS5933986B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5933986B2 JPS5933986B2 JP50111306A JP11130675A JPS5933986B2 JP S5933986 B2 JPS5933986 B2 JP S5933986B2 JP 50111306 A JP50111306 A JP 50111306A JP 11130675 A JP11130675 A JP 11130675A JP S5933986 B2 JPS5933986 B2 JP S5933986B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、新規な半導体制御整流素子、たとえばサイ
リスタのゲートトリガ感度を外部信号により調整するこ
とができるようにした半導体装置に関する。
リスタのゲートトリガ感度を外部信号により調整するこ
とができるようにした半導体装置に関する。
一般に、半導体制御整流素子、たとえばサイリスタをオ
フ状態からオン状態へスイッチする際に必要なゲート電
流、陽極電圧、陽極電圧上昇率、温度、光照射量などは
、サイリスタを構成している半導体層のＰＮＰＮ接合の
両外側接合、つま力エミッタ接合におけるエミッタ領域
からベース領域への電子または正孔の注入効率γに強く
依存している。
フ状態からオン状態へスイッチする際に必要なゲート電
流、陽極電圧、陽極電圧上昇率、温度、光照射量などは
、サイリスタを構成している半導体層のＰＮＰＮ接合の
両外側接合、つま力エミッタ接合におけるエミッタ領域
からベース領域への電子または正孔の注入効率γに強く
依存している。
従来の半導体制御整流素子においては、このエミッタ接
合での注入効率γはＰＮＰ接合の形成とその表面処理を
含む製造過程で決まＶ）外装して出来上がつた製品では
外部よりこの注入効率γを電気的に制御することができ
なかつた。
合での注入効率γはＰＮＰ接合の形成とその表面処理を
含む製造過程で決まＶ）外装して出来上がつた製品では
外部よりこの注入効率γを電気的に制御することができ
なかつた。
このため、半導体制御整流素子のゲートトリガ感度を回
路的に望ましい値に揃えたｂ１外部信号に応じて任意の
大きさに調整する機能を持たせることができなかつた。
路的に望ましい値に揃えたｂ１外部信号に応じて任意の
大きさに調整する機能を持たせることができなかつた。
また、ゲートトリガ感度を高めることと、高温及び高オ
フ電圧上昇率（以下Ｄｖ／Ｄｔと称する）に対する阻止
電圧を高めることとは両立せずその解決が望まれていた
。この発明は、このような問題点に鑑みなされたもので
半導体制御整流素子、たとえばサイリスタのエミツタ接
合の注入効率γを電界効果トランジスタ（以下ＦＥＴと
称する）のゲート電圧により制御することにより半導体
制御整流素子の特性改善と機能拡張を図らんとするもの
である。
フ電圧上昇率（以下Ｄｖ／Ｄｔと称する）に対する阻止
電圧を高めることとは両立せずその解決が望まれていた
。この発明は、このような問題点に鑑みなされたもので
半導体制御整流素子、たとえばサイリスタのエミツタ接
合の注入効率γを電界効果トランジスタ（以下ＦＥＴと
称する）のゲート電圧により制御することにより半導体
制御整流素子の特性改善と機能拡張を図らんとするもの
である。
以下図面について説明する。
第１図はこの発明の一実施例を示す半導体装置の構造朗
面図である。
面図である。
これはシリコンなどの半導体を用いて作られ、第１図で
は単一のＰゲート形サイリスタにこの発明を実施したも
のを示してあるが、他の素子と共に１つの半導体ウエ一
・内に集積化したものにこの発明を実施したものであつ
てもよい。１はこの発明の一実施例による半導体装置、
２はサイリスタ部分で、周知のごとくＰ形エミツタ領域
３、Ｎ形ベース領域５、Ｐ形ベース領域５、Ｎ形エミツ
タ領域６の４層構造からなつている。
は単一のＰゲート形サイリスタにこの発明を実施したも
のを示してあるが、他の素子と共に１つの半導体ウエ一
・内に集積化したものにこの発明を実施したものであつ
てもよい。１はこの発明の一実施例による半導体装置、
２はサイリスタ部分で、周知のごとくＰ形エミツタ領域
３、Ｎ形ベース領域５、Ｐ形ベース領域５、Ｎ形エミツ
タ領域６の４層構造からなつている。
なお７は上記Ｐ形エミツタ領域３とＮ形ベース領域４と
によ勺形成された陽極エミツタ接合、８は上記Ｎ形ベー
ス領域４とＰ形ベース領域５とにより形成されたコレク
タ接合、９は上記Ｐ結ベース領域５とＮ形エミツタ領域
６とにより形成された陰極エミツタ接合である。１０は
上記サイリスタ部分２内にこれと共働的に形成された絶
縁ゲート形ＦＥＴであ勺、上記Ｐ形ベース領域に隣接し
かつＮ形エミツタ領域６と所定距離離隔して形成された
環状のＮ形補助領域１１と、上記Ｎ形エミツタ領域６と
、上記両領域１１，６にはさまれた上記Ｐ形ベース領域
５中に形成されたＮ形チヤンネル領域１２と、上記チヤ
ンネル領域１２上を覆つているシリコン酸化膜のごとき
ゲート酸化膜１３と、このゲート酸化膜１３上に被着さ
れたゲート電極ＧＭとからなつている。
によ勺形成された陽極エミツタ接合、８は上記Ｎ形ベー
ス領域４とＰ形ベース領域５とにより形成されたコレク
タ接合、９は上記Ｐ結ベース領域５とＮ形エミツタ領域
６とにより形成された陰極エミツタ接合である。１０は
上記サイリスタ部分２内にこれと共働的に形成された絶
縁ゲート形ＦＥＴであ勺、上記Ｐ形ベース領域に隣接し
かつＮ形エミツタ領域６と所定距離離隔して形成された
環状のＮ形補助領域１１と、上記Ｎ形エミツタ領域６と
、上記両領域１１，６にはさまれた上記Ｐ形ベース領域
５中に形成されたＮ形チヤンネル領域１２と、上記チヤ
ンネル領域１２上を覆つているシリコン酸化膜のごとき
ゲート酸化膜１３と、このゲート酸化膜１３上に被着さ
れたゲート電極ＧＭとからなつている。
なお１４は上記Ｐ形ベース領域６とＮ形補助領域１１と
により形成されたＰＮ接合、１６は上記シリコン表面上
を覆つているシリコン酸化膜の如き絶縁膜、Ａ．Ｋはそ
れぞれＰ形エミツタ領域３とＮ形エミツタ領域６とに低
抵抗接触する一対の主電極でありＳＡは陽極、Ｋは陰極
である。
により形成されたＰＮ接合、１６は上記シリコン表面上
を覆つているシリコン酸化膜の如き絶縁膜、Ａ．Ｋはそ
れぞれＰ形エミツタ領域３とＮ形エミツタ領域６とに低
抵抗接触する一対の主電極でありＳＡは陽極、Ｋは陰極
である。
この陰極Ｋは上記絶縁ゲート形ＦＥＴｌＯのソース電極
Ｓに兼用されることに注意されるべきである。ＧｐはＮ
形チヤンネル領域１２を形成している部分以外のＰＮ接
合１４を短絡する電極であつてサイリスタ部分２のＰ形
ベース領域５にゲート電流を流すための制御電極であｈ
１同時に絶縁ゲート形ＦＥＴ部分１０のドレイン領域と
なるＮ形補助領域１１へのドレイン電圧を加えるための
ドレイン電極Ｄでもある。この半導体装置１の構造の特
徴とするところは絶縁ゲート形ＦＥＴ部分１０をサイリ
スタ部分２を構成するＰＮＰＮ４層構造内に同時に作力
込んだことである。
Ｓに兼用されることに注意されるべきである。ＧｐはＮ
形チヤンネル領域１２を形成している部分以外のＰＮ接
合１４を短絡する電極であつてサイリスタ部分２のＰ形
ベース領域５にゲート電流を流すための制御電極であｈ
１同時に絶縁ゲート形ＦＥＴ部分１０のドレイン領域と
なるＮ形補助領域１１へのドレイン電圧を加えるための
ドレイン電極Ｄでもある。この半導体装置１の構造の特
徴とするところは絶縁ゲート形ＦＥＴ部分１０をサイリ
スタ部分２を構成するＰＮＰＮ４層構造内に同時に作力
込んだことである。
即ち、Ｎ形エミツタ領域６をソース領域に兼用すると共
にＮ形補助領域１１をドレイン領域とし、更に上記領域
相互間に存在するＰ形ベース領域５とこの上のゲート酸
化膜１３及びゲート電極ＧＭとからなるＭ．Ｉ．Ｓ．構
造（金属一絶縁物一半導体）を形成することにより１絶
縁ゲート形ＦＥＴを構成し、この絶縁ゲート形ＦＥＴを
上記ソース、ドレイン間電路が前記サイリスタ部分の制
御電極に加えられる入力信号を側路するように形成し、
もつて前記絶縁ゲート形ＦＥＴのソース、ドレイン領域
間のチヤンネル導電度を制御することによつて、前記制
御電極に加えられる入力信号が制御されるようにしたも
のである。
にＮ形補助領域１１をドレイン領域とし、更に上記領域
相互間に存在するＰ形ベース領域５とこの上のゲート酸
化膜１３及びゲート電極ＧＭとからなるＭ．Ｉ．Ｓ．構
造（金属一絶縁物一半導体）を形成することにより１絶
縁ゲート形ＦＥＴを構成し、この絶縁ゲート形ＦＥＴを
上記ソース、ドレイン間電路が前記サイリスタ部分の制
御電極に加えられる入力信号を側路するように形成し、
もつて前記絶縁ゲート形ＦＥＴのソース、ドレイン領域
間のチヤンネル導電度を制御することによつて、前記制
御電極に加えられる入力信号が制御されるようにしたも
のである。
次にこの半導体装置１の動作について説明する。
従来のサイリスタにおいては制御電極Ｇｐ一陰極Ｋ間に
加えられた入力信号は制御電極ＧｐからＰ形ベース領域
５、Ｎ形エミツタ領域６を介して陰極Ｋへ流れるがこの
Ｐ形ベース領域５中の電圧降下が陰極エミツタ接合９に
加わる電圧となＤ１この電圧が高いほどＮ形エミツタ領
域６からＰ形ベース領域５への電子の注入効率γが大き
くなるものである。しかるに、この発明になるものでは
シリコン酸化膜１３を形成したときに設けられたＮ形チ
ヤンネル領域１２のために、絶縁ゲート形ＦＥＴｌＯの
ソース領域６はドレイン領域１１と接続され、上記Ｐゲ
ート電極ＧｐからＰ形ベース領域５を通じて形成される
上記入力信号の電路はほぼＮ形チヤンネル領域の抵抗分
で短絡されることになる。
加えられた入力信号は制御電極ＧｐからＰ形ベース領域
５、Ｎ形エミツタ領域６を介して陰極Ｋへ流れるがこの
Ｐ形ベース領域５中の電圧降下が陰極エミツタ接合９に
加わる電圧となＤ１この電圧が高いほどＮ形エミツタ領
域６からＰ形ベース領域５への電子の注入効率γが大き
くなるものである。しかるに、この発明になるものでは
シリコン酸化膜１３を形成したときに設けられたＮ形チ
ヤンネル領域１２のために、絶縁ゲート形ＦＥＴｌＯの
ソース領域６はドレイン領域１１と接続され、上記Ｐゲ
ート電極ＧｐからＰ形ベース領域５を通じて形成される
上記入力信号の電路はほぼＮ形チヤンネル領域の抵抗分
で短絡されることになる。
第２図は、Ｎ形エミツタ領域６とＮ形補助領域１１とを
それぞれ絶縁ゲート形ＦＥＴｌＯのソース領域及びドレ
イン領域として、ソース、ドレイン間の電圧ＶＳＤと電
流１Ｄの関係をゲート電極ＧＭとソース電極Ｓとの間の
電圧ＧＳをバラメータにして表わした動作説明図である
。絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへの印加電
圧ＶＧＳの大きさによつて、ソース、ドレイン間の導電
度が制御できることはＦＥＴの動作原理と同じである。
それぞれ絶縁ゲート形ＦＥＴｌＯのソース領域及びドレ
イン領域として、ソース、ドレイン間の電圧ＶＳＤと電
流１Ｄの関係をゲート電極ＧＭとソース電極Ｓとの間の
電圧ＧＳをバラメータにして表わした動作説明図である
。絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへの印加電
圧ＶＧＳの大きさによつて、ソース、ドレイン間の導電
度が制御できることはＦＥＴの動作原理と同じである。
即ち、ゲート電極ＧＭにソース電極Ｓに対して負の電圧
を加えると、ゲート電極ｒに対向するＰ形ベース領域５
の表面とその近傍、つまＤＮ形チヤンネル領域１２の部
分の電子が排斥されＮ形チヤンネル領域１２の厚みが減
少Ｌチヤンネルル部分の抵抗が増加する。
を加えると、ゲート電極ｒに対向するＰ形ベース領域５
の表面とその近傍、つまＤＮ形チヤンネル領域１２の部
分の電子が排斥されＮ形チヤンネル領域１２の厚みが減
少Ｌチヤンネルル部分の抵抗が増加する。
そして、さらに負電圧を印加したある電圧値において、
Ｎ形チヤンネル領域が消滅Ｌソース、ドレイン間が絶縁
される。つま勺Ｎ形エミツタ領域６はＮ形補助領域１１
から絶縁されＰ形ベース領域５への短絡路がなくなる。
以上説明した様に、ゲート電極ＧＭに印加する電圧によ
りＮ形チヤンネル領域１２の厚みが変化するため、Ｎ形
エミツタ領域６とＰ形ベース領域５との間のチヤンネル
抵抗が制御できるので、これに伴なってＮ形エミツタ領
域６からＰ形ベース領域５へ注入される電子の量、つま
ｂ注入効率γが制御できる。
Ｎ形チヤンネル領域が消滅Ｌソース、ドレイン間が絶縁
される。つま勺Ｎ形エミツタ領域６はＮ形補助領域１１
から絶縁されＰ形ベース領域５への短絡路がなくなる。
以上説明した様に、ゲート電極ＧＭに印加する電圧によ
りＮ形チヤンネル領域１２の厚みが変化するため、Ｎ形
エミツタ領域６とＰ形ベース領域５との間のチヤンネル
抵抗が制御できるので、これに伴なってＮ形エミツタ領
域６からＰ形ベース領域５へ注入される電子の量、つま
ｂ注入効率γが制御できる。
そして、この電子の注入効率γはＮ形チヤンネル領域１
２が消滅することにより最大となｂ１ゲート電極〜を開
放または正の電圧を印加することによ勺Ｎ形チヤンネル
領域１２の厚みが増して、チヤンネル抵抗が小さくな瓜
これにしたがつて注入効率γは減少する。なお、ゲート
電極ｒに負の電圧を印加することにより，．Ｎ形エミツ
タ領域６から注入された電子がＰ形ベース領域６の表面
、つまＶ）Ｎ形チヤンネル領域１２の部分で再結合する
電子が減少するので、注入された電子が有効にコレクタ
接合８に到達する効果も生じる。
２が消滅することにより最大となｂ１ゲート電極〜を開
放または正の電圧を印加することによ勺Ｎ形チヤンネル
領域１２の厚みが増して、チヤンネル抵抗が小さくな瓜
これにしたがつて注入効率γは減少する。なお、ゲート
電極ｒに負の電圧を印加することにより，．Ｎ形エミツ
タ領域６から注入された電子がＰ形ベース領域６の表面
、つまＶ）Ｎ形チヤンネル領域１２の部分で再結合する
電子が減少するので、注入された電子が有効にコレクタ
接合８に到達する効果も生じる。
第３図は、第１図の半導体装置において、ゲート電極ｒ
への印加電圧ＧＳと、Ｐゲート電極Ｇｐに電流を加えて
、この半導体装置１のサイリスタ部分２をオフからオン
にトリガする最小の電流、つまｂゲートトリガが電流１
ｇｔとの関係を示す特性図である。
への印加電圧ＧＳと、Ｐゲート電極Ｇｐに電流を加えて
、この半導体装置１のサイリスタ部分２をオフからオン
にトリガする最小の電流、つまｂゲートトリガが電流１
ｇｔとの関係を示す特性図である。
なお、図中曲線ａは曲線ｂよりも低い程度（但し一定温
度）のときの特性を示す。ただし、このとき主電極間（
Ａ−Ｋ間）の順方向印加電圧は一定である。この特性図
において、高温（第３図ｂ）のほうがエミツタ注入効率
γが増大するため少ないゲートトリガ電流１ｇｔで半導
体装置１はオンとなる。
度）のときの特性を示す。ただし、このとき主電極間（
Ａ−Ｋ間）の順方向印加電圧は一定である。この特性図
において、高温（第３図ｂ）のほうがエミツタ注入効率
γが増大するため少ないゲートトリガ電流１ｇｔで半導
体装置１はオンとなる。
しかし、ゲート電圧ＶＧＳを正に印加することによ勺チ
ヤンネル抵抗が減少するため、Ｐゲート電極Ｇｐへの入
力電流が側路される割合が増加するのでゲートトリガ電
流１ｇｔが増加しないとオンとならなくなる。このよう
にゲート電圧ＶＧＳによりゲートトリガ電流１ｇｔを制
御できる。
ヤンネル抵抗が減少するため、Ｐゲート電極Ｇｐへの入
力電流が側路される割合が増加するのでゲートトリガ電
流１ｇｔが増加しないとオンとならなくなる。このよう
にゲート電圧ＶＧＳによりゲートトリガ電流１ｇｔを制
御できる。
したがつて、制御電極Ｇｐに電流を流してこの半導体装
置１をトリガする際に、ゲート電極ＧＭに負の電圧を印
加してチヤンネル領域１２を消絨させれば小さなゲート
トリガ電流Ｇｔでスイツチすることができる。
置１をトリガする際に、ゲート電極ＧＭに負の電圧を印
加してチヤンネル領域１２を消絨させれば小さなゲート
トリガ電流Ｇｔでスイツチすることができる。
また、制御電極Ｇｐへ入力信号を加えたときスイツチし
ない場合は、ゲート電極ＧＭに正の電圧を印加してチヤ
ンネル抵抗がほとんどない状態であり１入力信号による
電流がＮ形補助領域１１よ勺Ｎ形チヤンネル領域１２、
Ｎ形エミツタ領域６、そして陰極Ｋへと流れるため、Ｎ
形エミツタ領域６よＶ）Ｐ形ベース領域５へこのサイリ
スタ２をオンさせるまでの電子の注入がほとんど起こら
ないので、順方向ブレークオーバ電圧ＶＢＯの温度依存
性及びＤｖ／Ｄｔ特性が向上し、ま゛た、外来ノイズな
どによる誤点弧も減少するものである。
ない場合は、ゲート電極ＧＭに正の電圧を印加してチヤ
ンネル抵抗がほとんどない状態であり１入力信号による
電流がＮ形補助領域１１よ勺Ｎ形チヤンネル領域１２、
Ｎ形エミツタ領域６、そして陰極Ｋへと流れるため、Ｎ
形エミツタ領域６よＶ）Ｐ形ベース領域５へこのサイリ
スタ２をオンさせるまでの電子の注入がほとんど起こら
ないので、順方向ブレークオーバ電圧ＶＢＯの温度依存
性及びＤｖ／Ｄｔ特性が向上し、ま゛た、外来ノイズな
どによる誤点弧も減少するものである。
第４図は、この発明を感熱サイリスタに適用したときの
周囲温度Ｔと順方向ブレークオーバ電圧ＢＯとの関係を
ゲート電極〜に印加する電圧ＶＧＳをパラメータとして
示した動作特性曲線図である。感熱サイリスタは周囲温
度を感知してトリガするサイリスタで、温度が所定温度
に達すると印加電圧に対する順方向ブレークオーバ電圧
が低下することによりオフからオンにスイツチするサイ
リスタである。
周囲温度Ｔと順方向ブレークオーバ電圧ＢＯとの関係を
ゲート電極〜に印加する電圧ＶＧＳをパラメータとして
示した動作特性曲線図である。感熱サイリスタは周囲温
度を感知してトリガするサイリスタで、温度が所定温度
に達すると印加電圧に対する順方向ブレークオーバ電圧
が低下することによりオフからオンにスイツチするサイ
リスタである。
このスイツチ温度は主電極間印加電圧、周囲温度及び順
方向ブレークオーバ電圧の関係で決まる。この特性図に
おいて、ゲート電極印加電圧ＶＧＳに関Ｌ−ＶＧＳＯは
ゲート電極ＧＭと制御電極Ｇｐとを開放にした場合、Ｖ
Ｏ８ｌ，Ｇ８２，ＶＯ８３，ＶＧＳ４はゲート電極ＧＭ
に負の電圧を印加し、制御電極に正の電圧を印加したと
きのゲート電圧値で・ＶＧＳｌ＞ＶＧＳ２〉ＶＧＳ３〉
ＶＧＳ４〉の関係にある。
方向ブレークオーバ電圧の関係で決まる。この特性図に
おいて、ゲート電極印加電圧ＶＧＳに関Ｌ−ＶＧＳＯは
ゲート電極ＧＭと制御電極Ｇｐとを開放にした場合、Ｖ
Ｏ８ｌ，Ｇ８２，ＶＯ８３，ＶＧＳ４はゲート電極ＧＭ
に負の電圧を印加し、制御電極に正の電圧を印加したと
きのゲート電圧値で・ＶＧＳｌ＞ＶＧＳ２〉ＶＧＳ３〉
ＶＧＳ４〉の関係にある。
すなわち、ゲート電極ＧＭに印加する負電圧を増すとＮ
形チヤンネル領域１２の厚みが減少してチヤンネル抵抗
が増加するため、順方向ブレークオーバ電圧ＶＢＯが低
下し低い温度でサイリスタはオフからオンにスイツチす
るようになる。
形チヤンネル領域１２の厚みが減少してチヤンネル抵抗
が増加するため、順方向ブレークオーバ電圧ＶＢＯが低
下し低い温度でサイリスタはオフからオンにスイツチす
るようになる。
したがつて、第１図の半導体装置１の構造を感熱サイリ
スタに適用すると、スイツチ温度をゲート電極ＧＭに印
加する電圧により広範囲に制御でき、その応用上の機能
を増すことができる。以上のように、この発明の実施例
である第１図の半導体装置１の構造では、Ｐゲート形サ
イリスタ２のゲートトリガ電流Ｇｔを絶縁ゲート電圧Ｖ
ＧＳにより制御することができ、また、一定の主電極間
印加電圧においてブレークオーバする温度の調整あるい
は制御ができるので感熱サイリスタとして適用できる。
そして、高温、高Ｄｖ／Ｄｔでも順方向ブレークオーバ
電圧の低下がほとんどない半導体装置となる。さらに、
この実施例による半導体装置は、ＦＥＴ部分がサイリス
タの動作領域内に設けられているので小形化が容易で、
しかも単一素子として取力扱える利点がある。第５図は
この発明の他の実施例を示す構造断面図であ択以下これ
について説明する。なお、第１図の実施例と同一または
相当部分には同一符号を付してある。
スタに適用すると、スイツチ温度をゲート電極ＧＭに印
加する電圧により広範囲に制御でき、その応用上の機能
を増すことができる。以上のように、この発明の実施例
である第１図の半導体装置１の構造では、Ｐゲート形サ
イリスタ２のゲートトリガ電流Ｇｔを絶縁ゲート電圧Ｖ
ＧＳにより制御することができ、また、一定の主電極間
印加電圧においてブレークオーバする温度の調整あるい
は制御ができるので感熱サイリスタとして適用できる。
そして、高温、高Ｄｖ／Ｄｔでも順方向ブレークオーバ
電圧の低下がほとんどない半導体装置となる。さらに、
この実施例による半導体装置は、ＦＥＴ部分がサイリス
タの動作領域内に設けられているので小形化が容易で、
しかも単一素子として取力扱える利点がある。第５図は
この発明の他の実施例を示す構造断面図であ択以下これ
について説明する。なお、第１図の実施例と同一または
相当部分には同一符号を付してある。
この実施例における半導体装置１では、Ｐゲート形サイ
リスタ２の動作領域外のサイリスタ上にＮチヤンネル形
絶縁ゲート形ＦＥＴｌＯを設けたものを示している。
リスタ２の動作領域外のサイリスタ上にＮチヤンネル形
絶縁ゲート形ＦＥＴｌＯを設けたものを示している。
なお上記絶縁ゲートＦＥＴｌＯの位置はサイリスタ上に
限らず、Ｐゲート形サイリスタ２の動作領域外であれば
別基板にＦＥ−Ｔを設けてもよいことは云うまでもない
。図中、１６はＰ形基板、１７はＮ形のソース領域、１
８はＮ形のドレイン領域、１９はＮ形のゲート領域であ
る。
限らず、Ｐゲート形サイリスタ２の動作領域外であれば
別基板にＦＥ−Ｔを設けてもよいことは云うまでもない
。図中、１６はＰ形基板、１７はＮ形のソース領域、１
８はＮ形のドレイン領域、１９はＮ形のゲート領域であ
る。
そしてＰゲート形サイリスタ２の陰極Ｋと制御電極、つ
まＤＰゲート電極Ｇｐは、それぞれ絶縁ゲート形ＦＥＴ
ｌＯのソース電極Ｓ及びドレイン電極Ｄと結合されてい
る。このようにサイリスタ部分２と絶縁ゲート形ＦＥＴ
部分１０を異なる動作領域に形成し、導電線によ勺電極
を共通とした半導体装置１の動作は、第１図の半導体装
置と同様に、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭ
への印加電圧ＶＧＳの大きさにより１ソース領域１７と
ドレイン領域１８との間のＮ形チヤンネル領域１２の導
電度が制御されるので、サイリスタ２への入力信号が制
御電極Ｇｐへ印加されたとき、制御電極Ｇｐとドレイン
電極Ｄが共通のため絶縁ゲート形ＦＥＴｌＯへ入力信号
が側路されることとなる。
まＤＰゲート電極Ｇｐは、それぞれ絶縁ゲート形ＦＥＴ
ｌＯのソース電極Ｓ及びドレイン電極Ｄと結合されてい
る。このようにサイリスタ部分２と絶縁ゲート形ＦＥＴ
部分１０を異なる動作領域に形成し、導電線によ勺電極
を共通とした半導体装置１の動作は、第１図の半導体装
置と同様に、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭ
への印加電圧ＶＧＳの大きさにより１ソース領域１７と
ドレイン領域１８との間のＮ形チヤンネル領域１２の導
電度が制御されるので、サイリスタ２への入力信号が制
御電極Ｇｐへ印加されたとき、制御電極Ｇｐとドレイン
電極Ｄが共通のため絶縁ゲート形ＦＥＴｌＯへ入力信号
が側路されることとなる。
したがつて、この半導体装置１の構造ではサイリスタ２
の制御電極Ｇｐへの入力信号、ゲートトリガ電流１ｇｔ
は、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへの印加
電圧Ｖ。
の制御電極Ｇｐへの入力信号、ゲートトリガ電流１ｇｔ
は、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへの印加
電圧Ｖ。
Ｓにより制御できるわけである。また、第１図の実施例
と同様に一定の主電極間（Ａ−Ｋ間）印加電圧において
、温度特性及びＤｖ／Ｄｔ特性が著しく向上する。第６
図は上記第１図及び第５図に示したこの発明の実施例の
等価回路図である。Ｐゲート形サイリスタ２の主電極間
に負荷抵抗ＲＬを介して電圧ＶＭを印加する。
と同様に一定の主電極間（Ａ−Ｋ間）印加電圧において
、温度特性及びＤｖ／Ｄｔ特性が著しく向上する。第６
図は上記第１図及び第５図に示したこの発明の実施例の
等価回路図である。Ｐゲート形サイリスタ２の主電極間
に負荷抵抗ＲＬを介して電圧ＶＭを印加する。
そして、入力信号印加端子である制御電極Ｇｐと陰極Ｋ
とへ抵抗ＲＧを介して入力信号電圧ＶＧを印加する。ま
た、この入力電圧ＶＧと絶縁ゲート形ＦＥＴｌＯのソー
ス、ドレイン間電圧ＶＳＤの電源は共通である。このよ
うにして、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへ
の印加電圧ＶＧＳにより、ソース、ドレイン間電流１。
とへ抵抗ＲＧを介して入力信号電圧ＶＧを印加する。ま
た、この入力電圧ＶＧと絶縁ゲート形ＦＥＴｌＯのソー
ス、ドレイン間電圧ＶＳＤの電源は共通である。このよ
うにして、絶縁ゲート形ＦＥＴｌＯのゲート電極ＧＭへ
の印加電圧ＶＧＳにより、ソース、ドレイン間電流１。
が制御されることに伴なつてＰゲート形サイリスタ２の
制御電極Ｇｐへの入力信号、つまりゲートトリガ電流１
ｇｔが制御されることになる。すなわち、Ｐゲート形サ
イリスタ２の制御電極Ｇｐへ加えられるゲートトリガ電
流Ｇｔの電源ｏが、絶縁ゲート形ＦＥＴｌＯのソース、
ドレイン間電源ＶＳＤと共通のために、共通電源よりの
電流が分流され側路することになＤ１絶縁ゲート形ＦＥ
ＴｌＯのゲート電圧ＶＧＳによりＰゲート形サイリスタ
のゲートトリガが電流１ｇｔが制御されるわけである。
制御電極Ｇｐへの入力信号、つまりゲートトリガ電流１
ｇｔが制御されることになる。すなわち、Ｐゲート形サ
イリスタ２の制御電極Ｇｐへ加えられるゲートトリガ電
流Ｇｔの電源ｏが、絶縁ゲート形ＦＥＴｌＯのソース、
ドレイン間電源ＶＳＤと共通のために、共通電源よりの
電流が分流され側路することになＤ１絶縁ゲート形ＦＥ
ＴｌＯのゲート電圧ＶＧＳによりＰゲート形サイリスタ
のゲートトリガが電流１ｇｔが制御されるわけである。
以上第１図、第５図及び第６図のこの発明の実施例をも
とにその動作を説明してきた。
とにその動作を説明してきた。
実施例においては、Ｐゲート形サイリスタ及びチヤンネ
ル形絶縁ゲート形ＦＥＴを用いた場合について説明して
きたが、この発明はこれに限られず、Ｎゲート形サイリ
スタ、光または電界によりトリガするサイリスタ、双方
向性サイリスタなどの半導体制御整流素子に適用できる
。また、電力用サイリスタにこの発明を適用する場合は
、チヤンネル領域を多くして短絡箇所を多くすればよい
。さらに、Ｎチヤンネル形絶縁ゲート形ＦＥＴに関して
は、Ｐチヤンネル形絶縁ゲート形ＦＥＴｌ接合形ＦＥ−
Ｔなどの電界効果トランジスタであればよいことは容易
に理解されるのであろう。以上のように、この発明によ
る半導体装置は、隣接する領域が互いに異なる導電形を
有する少くとも４つの連続した領域からなる半導体層、
前記半導体層の外側領域上に設けられた一対の主電極、
前記半導体層の内側領域の少くとも一方に設けられた制
御電極、前記半導体層の内部または外部に形成され、ソ
ース及びドレイン領域とゲート電極とを有する電界効果
トランジスタを備え、前記電界効果トランジスタはその
ソース、ドレイン間電路が前記制御電極に加えられる入
力信号を側路するように形成され、前記電界効果トラン
ジスタのソース、ドレイン領域間の導電度が制御される
ことによつて前記制御電極に加えられる入力信号が制御
されるように構成したので、サイリスタのゲートトリガ
電流が入力抵抗が高くしかも小さい制御電源により容易
且つ効果的に調整あるいは制御できるようになる効果を
有する。
ル形絶縁ゲート形ＦＥＴを用いた場合について説明して
きたが、この発明はこれに限られず、Ｎゲート形サイリ
スタ、光または電界によりトリガするサイリスタ、双方
向性サイリスタなどの半導体制御整流素子に適用できる
。また、電力用サイリスタにこの発明を適用する場合は
、チヤンネル領域を多くして短絡箇所を多くすればよい
。さらに、Ｎチヤンネル形絶縁ゲート形ＦＥＴに関して
は、Ｐチヤンネル形絶縁ゲート形ＦＥＴｌ接合形ＦＥ−
Ｔなどの電界効果トランジスタであればよいことは容易
に理解されるのであろう。以上のように、この発明によ
る半導体装置は、隣接する領域が互いに異なる導電形を
有する少くとも４つの連続した領域からなる半導体層、
前記半導体層の外側領域上に設けられた一対の主電極、
前記半導体層の内側領域の少くとも一方に設けられた制
御電極、前記半導体層の内部または外部に形成され、ソ
ース及びドレイン領域とゲート電極とを有する電界効果
トランジスタを備え、前記電界効果トランジスタはその
ソース、ドレイン間電路が前記制御電極に加えられる入
力信号を側路するように形成され、前記電界効果トラン
ジスタのソース、ドレイン領域間の導電度が制御される
ことによつて前記制御電極に加えられる入力信号が制御
されるように構成したので、サイリスタのゲートトリガ
電流が入力抵抗が高くしかも小さい制御電源により容易
且つ効果的に調整あるいは制御できるようになる効果を
有する。
また、一定の主電極間印加電圧でブレークオーバする温
度の調整あるいは制御が容易に可能となるほか、高温、
高Ｄｖ／Ｄｔでも順方向ブレークオーバ電圧の低下がほ
とんどない極めて安定な動作特性を有する半導体装置が
実現できる等の効果を有する。
度の調整あるいは制御が容易に可能となるほか、高温、
高Ｄｖ／Ｄｔでも順方向ブレークオーバ電圧の低下がほ
とんどない極めて安定な動作特性を有する半導体装置が
実現できる等の効果を有する。
第１図は、この発明による半導体装置の一実施例を示す
断面図、第２図は、この発明による半導体装置の動作説
明図、第３図及び第４図は、この発明による半導体装置
の動作特性曲線図、第５図は、この発明による半導体装
置の他の実施例を示す断面図、第６図は、第１図及び第
５図の実施例の等価回路図である。 なお、図中同一または相当部分を示す。１・・・・・・
半導体装置、２・・・・・・サイリスタ部分、３・・・
・・・Ｐ形エミツタ領域、４・・・・・・Ｎ形ベース領
域、５・・・・・・Ｐ形ベース領域、６・・・・・・Ｎ
形エミツタ領域、１０・・・・・・電界効果トランジス
タ、１１・・・・・・Ｎ形補助領域、１２・・・・・・
Ｎ形チヤンネル領域、１７・・・・・・Ｎ形ソース領域
、１８・・・・・・Ｎ形ドレイン領域、Ａ・・・・・・
陽極、Ｋ・・・・・・陰極、Ｇｐ・・・・・・制御電極
、Ｓ・・・・・・ソース電極、Ｄ・・・・・・ドレイン
電極、ＧＭ・・・・・・ゲート電極。
断面図、第２図は、この発明による半導体装置の動作説
明図、第３図及び第４図は、この発明による半導体装置
の動作特性曲線図、第５図は、この発明による半導体装
置の他の実施例を示す断面図、第６図は、第１図及び第
５図の実施例の等価回路図である。 なお、図中同一または相当部分を示す。１・・・・・・
半導体装置、２・・・・・・サイリスタ部分、３・・・
・・・Ｐ形エミツタ領域、４・・・・・・Ｎ形ベース領
域、５・・・・・・Ｐ形ベース領域、６・・・・・・Ｎ
形エミツタ領域、１０・・・・・・電界効果トランジス
タ、１１・・・・・・Ｎ形補助領域、１２・・・・・・
Ｎ形チヤンネル領域、１７・・・・・・Ｎ形ソース領域
、１８・・・・・・Ｎ形ドレイン領域、Ａ・・・・・・
陽極、Ｋ・・・・・・陰極、Ｇｐ・・・・・・制御電極
、Ｓ・・・・・・ソース電極、Ｄ・・・・・・ドレイン
電極、ＧＭ・・・・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形エミッタ領域、第２導電形ベース領域、
第１導電形ベース領域、第２導電結エミッタ領域の順に
４層構造を形成する半導体層、前記第１導電形エミッタ
領域に設けられたアノード電極、前記第２導電形エミッ
タ領域に設けられたカソード電極、前記第１導電形ベー
ス領域に設けられた制御電極、前記半導体層の内部また
は外部に形成され、ソース及びドレイン領域とゲート電
極とを有する電界効果トランジスタを備え、前記電界効
果トランジスタはそのソース、ドレイン間電路が前記制
御電極と前記カソード電極との間に加えられる入力信号
を側路するように形成され、前記電界トランジスタのソ
ース、ドレイン領域間の導電度が制御されることによつ
て前記制御電極と前記カソード電極との間に加えられる
前記入力信号が制御されるようにしたことを特徴とする
半導体装置。 ２ 第１導電形エミッタ領域、第２導電形ベース領域、
第１導電形ベース領域、第２導電形エミッタ領域の順に
４層構造を形成する半導体層、前記第１導電形エミッタ
領域に設けられたアノード電極、前記第２導電形エミッ
タ領域に設けられたカソード電極、前記第１導電形ベー
ス領域に設けられた制御電極、前記第１導電形ベース領
域内に前記第２導電形エミッタ領域と所定距離隔して形
成された第２導電形の補助領域、前記第２導電形エミッ
タ領域と前記補助領域との間に有する第１導電形ベース
領域上に所定厚さの絶縁膜を介して形成された補助電極
を備え、前記補助領域に前記制御電極に加えられる入力
信号を加えると共に、前記第２導電形エミッタ領域及び
補助領域をそれぞれソースあるいはドレイン領域とする
電界効果トランジスタとして作用させ、前記電界効果ト
ランジスタのソース、ドレイン領域間の導電度が制御さ
れることによつて前記制御電極に加えられる入力信号が
制御されるようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50111306A JPS5933986B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50111306A JPS5933986B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5235586A JPS5235586A (en) | 1977-03-18 |
| JPS5933986B2 true JPS5933986B2 (ja) | 1984-08-20 |
Family
ID=14557869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50111306A Expired JPS5933986B2 (ja) | 1975-09-12 | 1975-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933986B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2922301C2 (de) * | 1979-05-31 | 1985-04-25 | Siemens AG, 1000 Berlin und 8000 München | Lichtsteuerbarer Thyristor und Verfahren zu seiner Herstellung |
| DE2945380A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Triac mit einem mehrschichten-halbleiterkoerper |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
| DE2945347A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb |
| DE3112940A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit anschaltbarer innerer stromverstaerkerung und verfahren zu seinem betrieb |
| DE3112942A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor und verfahren zu seinem betrieb |
| DE3112941A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit innerer stromverstaerkung und verfahren zu seinem betrieb |
| DE3118365A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit in den emitter eingefuegten steuerbaren emitter-kurzschlusspfaden |
| DE3118293A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
| DE3118347A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit gategesteuerten mis-fet-strukturen des verarmungstyps und verfahren zu seinem betrieb |
| DE3118318A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit steuerbaren emitter-kurzschlusspfaden und verfahren zu seinem betrieb |
| DE3118354A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitterkurzschluessen und kurzschlussgebieten sowie verfahren zu seinem betrieb |
| DE3118317A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und kurzschlussgebieten sowie verfahren zu seinem betrieb |
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
| JPH02146457U (ja) * | 1989-05-16 | 1990-12-12 |
-
1975
- 1975-09-12 JP JP50111306A patent/JPS5933986B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5235586A (en) | 1977-03-18 |
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