JPH0141033B2 - - Google Patents
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- Publication number
- JPH0141033B2 JPH0141033B2 JP57012700A JP1270082A JPH0141033B2 JP H0141033 B2 JPH0141033 B2 JP H0141033B2 JP 57012700 A JP57012700 A JP 57012700A JP 1270082 A JP1270082 A JP 1270082A JP H0141033 B2 JPH0141033 B2 JP H0141033B2
- Authority
- JP
- Japan
- Prior art keywords
- brazing
- lead pins
- lead
- lead pin
- plate material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体用リードピンの製造方法に関
する。
する。
近時、半導体IC或いはLSIは、高集積化の要請
から従来使用されてきたデユアル・イン・パツケ
ージ型のものからプラグ・イン・パツケージ型の
ものに変りつつある。
から従来使用されてきたデユアル・イン・パツケ
ージ型のものからプラグ・イン・パツケージ型の
ものに変りつつある。
そのプラグ・イン・パツケージ型の半導体IC
に用いるリードピンのセラミツク基板へのろう付
は、従来第1図aに示す如くセラミツク1の表面
にメタライズ2を行い、次にそのメタライズした
セラミツクにニツケルめつき3を施し、次いで第
1図bに示す如くカーボン治具10をセツトし、
次にセラミツク1のニツケルめつき3の上にろう
材4をセツトし、次いでろう材4の上にリードピ
ン5をセツトし、然る後電気炉中でリードピン5
をろう付する方法が一般的であつた。
に用いるリードピンのセラミツク基板へのろう付
は、従来第1図aに示す如くセラミツク1の表面
にメタライズ2を行い、次にそのメタライズした
セラミツクにニツケルめつき3を施し、次いで第
1図bに示す如くカーボン治具10をセツトし、
次にセラミツク1のニツケルめつき3の上にろう
材4をセツトし、次いでろう材4の上にリードピ
ン5をセツトし、然る後電気炉中でリードピン5
をろう付する方法が一般的であつた。
ところで、かかるろう付方法では、ろう材を所
定の位置に正確に位置させることが極めて困難で
あり、またろう付強度にばらつきがあつて低く不
安定であり、さらにはろう付されないものが生じ
るものである。従つてろう付不良の半導体ICが
多量に生じ、しかも一度ろう付不良を起した半導
体ICは処分するか、或いは再ろう付を行わなけ
ればならない。
定の位置に正確に位置させることが極めて困難で
あり、またろう付強度にばらつきがあつて低く不
安定であり、さらにはろう付されないものが生じ
るものである。従つてろう付不良の半導体ICが
多量に生じ、しかも一度ろう付不良を起した半導
体ICは処分するか、或いは再ろう付を行わなけ
ればならない。
然し乍ら、前者の手段では歩留りが甚だ悪く、
後者の手段では手間が掛り、この点の改善が要望
されていた。
後者の手段では手間が掛り、この点の改善が要望
されていた。
この為、第一工程で第2図a,bに示す如くろ
う材4が予め融着されたリードピン5′を作り、
第二工程で第1図aに示されるようにメタライズ
2が行われ、さらにニツケルめつき3が施された
セラミツク1のニツケルめつき3上に治具を用い
て前記リードピン5′をセツトし、電気炉中でリ
ードピン5′をろう付する方法が考えられている。
う材4が予め融着されたリードピン5′を作り、
第二工程で第1図aに示されるようにメタライズ
2が行われ、さらにニツケルめつき3が施された
セラミツク1のニツケルめつき3上に治具を用い
て前記リードピン5′をセツトし、電気炉中でリ
ードピン5′をろう付する方法が考えられている。
ところで、ろう材4が予め融着されたリードピ
ン5′を作るには、カツトしたリードピン5にカ
ツトしたろう材4を電気炉中でろう付する所調バ
ツクろう方式を用いるのであるが、この方式では
カツトしたろう材4が小さいので、これをリード
ピン5をセツトせる治具内に入れると、リードピ
ン5一本に対し複数個のろう材4が入つたり、全
く入らなかつたりすることがあつた。またリード
ピン5一本に対し一個ずつろう材4が入つてもろ
う材4のセツト位置の調整が難しく第3図a,b
に示す如くろう材4のリードピン5に対するろう
付位置の不良や第3図c,dに示す如くろう材4
のリードピン5への回り込み、或いは第3図e,
fに示す如くろう材4がリードピン5に融着しな
いなどの現象が生じ、リードピン5′の品質が甚
だばらつき、不良品も多かつた。
ン5′を作るには、カツトしたリードピン5にカ
ツトしたろう材4を電気炉中でろう付する所調バ
ツクろう方式を用いるのであるが、この方式では
カツトしたろう材4が小さいので、これをリード
ピン5をセツトせる治具内に入れると、リードピ
ン5一本に対し複数個のろう材4が入つたり、全
く入らなかつたりすることがあつた。またリード
ピン5一本に対し一個ずつろう材4が入つてもろ
う材4のセツト位置の調整が難しく第3図a,b
に示す如くろう材4のリードピン5に対するろう
付位置の不良や第3図c,dに示す如くろう材4
のリードピン5への回り込み、或いは第3図e,
fに示す如くろう材4がリードピン5に融着しな
いなどの現象が生じ、リードピン5′の品質が甚
だばらつき、不良品も多かつた。
本発明は、かかる問題を解決すべくなされたも
のであり、ろう材が予めリードピンのセラミツク
基板とのろう付部に接合されて一体化されて成る
半導体用リードピンを、効率良く且つ確実に精度
良く作ることのできる方法を提供せんとするもの
である。
のであり、ろう材が予めリードピンのセラミツク
基板とのろう付部に接合されて一体化されて成る
半導体用リードピンを、効率良く且つ確実に精度
良く作ることのできる方法を提供せんとするもの
である。
本発明の半導体用リードピンの製造方法は、第
4図a,b,cに夫々示されるように、リードピ
ンとなるべき材料を所要の断面形状の板材6,
6′6″に成形加工し、次にこの板材6,6,′
6″の一側端部の所要位置に第5図a,b,cに
夫々示されるように所要の断面形状の線条ろう材
7,7′,7″をシーム溶接、レーザー溶接、熱圧
接等により接合して一体化して複合板材8,8′,
8″を作り、次いでこの複合板材8,8′,8″を
順次一定寸法に切断して第6図a,b,cに夫々
示されるような複合線材の半導体用リードピン
9,9′,9″を作ることを特徴とするものであ
る。
4図a,b,cに夫々示されるように、リードピ
ンとなるべき材料を所要の断面形状の板材6,
6′6″に成形加工し、次にこの板材6,6,′
6″の一側端部の所要位置に第5図a,b,cに
夫々示されるように所要の断面形状の線条ろう材
7,7′,7″をシーム溶接、レーザー溶接、熱圧
接等により接合して一体化して複合板材8,8′,
8″を作り、次いでこの複合板材8,8′,8″を
順次一定寸法に切断して第6図a,b,cに夫々
示されるような複合線材の半導体用リードピン
9,9′,9″を作ることを特徴とするものであ
る。
尚、前記半導体用リードピン9,9′,9″は横
断面角形であるが、場合によつてはこれらリード
ピン9,9′,9″を転造機などを用いて第7図
a,b,cに夫々示されるように所要の部分を円
形に成形しても良いものである。
断面角形であるが、場合によつてはこれらリード
ピン9,9′,9″を転造機などを用いて第7図
a,b,cに夫々示されるように所要の部分を円
形に成形しても良いものである。
本発明による半導体用リードピンの製造方法
は、前述の如くリードピンとなるべき材料を板材
に成形加工し、この板材の板端部に線条ろう材を
接合して一体化し、この複合板材を一定寸法に切
断するのであるから、得られるリードピンのろう
材はセラミツク基板とのろう付部の正確な位置に
確実に接合され且つその形状は所要の一定した形
状となり、極めて精度の良いリードピンとなる。
従つてかかるリードピンはセラミツク基板とのろ
う付が確実、容易に行われ、そのろう付強度は高
く安定するものである。またろう付されないもの
が全く生じないので、極めて歩留りが良く、品質
良好な半導体ICを得ることができる。
は、前述の如くリードピンとなるべき材料を板材
に成形加工し、この板材の板端部に線条ろう材を
接合して一体化し、この複合板材を一定寸法に切
断するのであるから、得られるリードピンのろう
材はセラミツク基板とのろう付部の正確な位置に
確実に接合され且つその形状は所要の一定した形
状となり、極めて精度の良いリードピンとなる。
従つてかかるリードピンはセラミツク基板とのろ
う付が確実、容易に行われ、そのろう付強度は高
く安定するものである。またろう付されないもの
が全く生じないので、極めて歩留りが良く、品質
良好な半導体ICを得ることができる。
また本発明による半導体用リードピンの製造方
法は、前記の如く板材から製造するので、極めて
作業性ひいては生産性に優れているので安価に量
産できるものである。
法は、前記の如く板材から製造するので、極めて
作業性ひいては生産性に優れているので安価に量
産できるものである。
次に本発明による半導体用リードピンの製造方
法の具体的な実施例と従来例について説明する。
法の具体的な実施例と従来例について説明する。
実施例 1
通常42合金と呼ばれるFe−Ni42重量%合金で
厚さ0.4mm、幅4mmの第4図aに示されるような
板材6を作り、次にこの板材6の一側端面に第8
図aに示す如く直径0.4mmのAg−Cu28重量%合金
より成る線条ろう材7aをシーム溶接にて溶接し
一体化して複合板材8aを作り、次いでこの複合
板材8aを0.4mmずつ順次切断して第8図bに示
す如き複合線材の半導体用リードピン9aを得
た。
厚さ0.4mm、幅4mmの第4図aに示されるような
板材6を作り、次にこの板材6の一側端面に第8
図aに示す如く直径0.4mmのAg−Cu28重量%合金
より成る線条ろう材7aをシーム溶接にて溶接し
一体化して複合板材8aを作り、次いでこの複合
板材8aを0.4mmずつ順次切断して第8図bに示
す如き複合線材の半導体用リードピン9aを得
た。
実施例 2
コバールと呼ばれるFe−Ni29重量%−Co17重
量%合金で厚さ0.88mm、幅5mm、一側部に厚さ
0.18mm、幅0.15mmの直交するフランジを有する第
4図cに示されるような板材6″を作り、次にこ
の板材6″のフランジの上面基部に第5図cに示
す如く直径0.05mmのAgより成る線条ろう材7″を
YAGレーザーを用いてシーム溶接し一体化して
複合板材8″を作り、次いでこの複合板材8″を
0.88mmずつ順次切断して第6図cに示す如き複合
線材の半導体用リードピン9″を作り、さらにリ
ードピン9″の下部を直径0.5mmの円柱状に成形し
た。
量%合金で厚さ0.88mm、幅5mm、一側部に厚さ
0.18mm、幅0.15mmの直交するフランジを有する第
4図cに示されるような板材6″を作り、次にこ
の板材6″のフランジの上面基部に第5図cに示
す如く直径0.05mmのAgより成る線条ろう材7″を
YAGレーザーを用いてシーム溶接し一体化して
複合板材8″を作り、次いでこの複合板材8″を
0.88mmずつ順次切断して第6図cに示す如き複合
線材の半導体用リードピン9″を作り、さらにリ
ードピン9″の下部を直径0.5mmの円柱状に成形し
た。
従来例
Fe−Ni42合金を直径0.4mmに線引し、これを長
さ5.0mmに切断の上ヘツダー加工して頭径0.6mm、
頭高0.5mm、脚径0.4mm、脚長4mmのリードピンを
成形した。次にAg−Cu28重量%合金を直径0.4mm
に線引し、これを0.4mmの厚さで切断して粒状ろ
う材を作つた。次いで治具内に粒状ろう材をセツ
トし、その上に前記リードピンを載せ、800℃、
N2+H25%の雰囲気のコンベア炉中でろう付を
行い、ろう材の接合されたリードピンを作つた。
このリードピンを検査した処第3図b,dに示す
ような不良品が発生し不良率は30〜40%であつ
た。
さ5.0mmに切断の上ヘツダー加工して頭径0.6mm、
頭高0.5mm、脚径0.4mm、脚長4mmのリードピンを
成形した。次にAg−Cu28重量%合金を直径0.4mm
に線引し、これを0.4mmの厚さで切断して粒状ろ
う材を作つた。次いで治具内に粒状ろう材をセツ
トし、その上に前記リードピンを載せ、800℃、
N2+H25%の雰囲気のコンベア炉中でろう付を
行い、ろう材の接合されたリードピンを作つた。
このリードピンを検査した処第3図b,dに示す
ような不良品が発生し不良率は30〜40%であつ
た。
然して実施例1、2のリードピン及び従来例の
選別した良品のリードピンを夫々セラミツク基板
上にろう付けした処、実施例1、2のリードピン
に於いてはろう付不良は皆無であつたのに対し、
従来例のリードピンに於いてはろう付不良率が10
〜20%もあつた。これは選別しきれないリードピ
ンの不良によるものと考えられる。
選別した良品のリードピンを夫々セラミツク基板
上にろう付けした処、実施例1、2のリードピン
に於いてはろう付不良は皆無であつたのに対し、
従来例のリードピンに於いてはろう付不良率が10
〜20%もあつた。これは選別しきれないリードピ
ンの不良によるものと考えられる。
以上詳記した通り本発明による半導体用リード
ピンの製造方法によれば、ろう材が予めリードピ
ンのセラミツク基板とのろう付部の正確な位置に
確実に接合され且つその形状が所要の一定した形
状で極めて精度の良いリードピンを能率良く製造
できるという優れた効果がある。
ピンの製造方法によれば、ろう材が予めリードピ
ンのセラミツク基板とのろう付部の正確な位置に
確実に接合され且つその形状が所要の一定した形
状で極めて精度の良いリードピンを能率良く製造
できるという優れた効果がある。
また本発明の製造方法により得られたリードピ
ンをセラミツク基板にろう付けすれば、そのろう
付が確実、容易に行われ、ろう付強度は高く安定
し、歩留りの良い品質良好な半導体ICが得られ
る。
ンをセラミツク基板にろう付けすれば、そのろう
付が確実、容易に行われ、ろう付強度は高く安定
し、歩留りの良い品質良好な半導体ICが得られ
る。
第1図a,bはセラミツク基板にリードピンを
ろう付する従来の方法の工程を示す図、第2図
a,bはろう材が了め融着された従来のリードピ
ンの例を示す図、第3図a乃至fは第2図a,b
に示すリードピンの製造において生じる不良品を
示す図、第4図乃至第6図の各a,b,cは夫々
本発明による半導体用リードピンの製造方法の工
程を示す図、第7図a,b,cは第6図a,b,
cのリードピンをさらに円形に成形した状態を示
す図、第8図a,bは第4図aに示す板材からリ
ードピンを製造する本発明の製造方法の具体的な
実施例を示す図である。 6,6′,6″……板材、7,7′,7″,7a…
…線条ろう材、8,8′,8″,8a……複合板
材、9,9′,9″,9a……リードピン。
ろう付する従来の方法の工程を示す図、第2図
a,bはろう材が了め融着された従来のリードピ
ンの例を示す図、第3図a乃至fは第2図a,b
に示すリードピンの製造において生じる不良品を
示す図、第4図乃至第6図の各a,b,cは夫々
本発明による半導体用リードピンの製造方法の工
程を示す図、第7図a,b,cは第6図a,b,
cのリードピンをさらに円形に成形した状態を示
す図、第8図a,bは第4図aに示す板材からリ
ードピンを製造する本発明の製造方法の具体的な
実施例を示す図である。 6,6′,6″……板材、7,7′,7″,7a…
…線条ろう材、8,8′,8″,8a……複合板
材、9,9′,9″,9a……リードピン。
Claims (1)
- 1 半導体用リードピンとなるべき材料を所要の
断面形状の板材に成形加工し、次にこの板材の一
側部に所要の断面形状の線条ろう材を接合して一
体化し、次いでこの複合板材を順次一定寸法に切
断して複合線材の半導体用リードピンを作ること
を特徴とする半導体用リードピンの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012700A JPS58130548A (ja) | 1982-01-29 | 1982-01-29 | 半導体用リ−ドピンの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012700A JPS58130548A (ja) | 1982-01-29 | 1982-01-29 | 半導体用リ−ドピンの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130548A JPS58130548A (ja) | 1983-08-04 |
| JPH0141033B2 true JPH0141033B2 (ja) | 1989-09-01 |
Family
ID=11812662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57012700A Granted JPS58130548A (ja) | 1982-01-29 | 1982-01-29 | 半導体用リ−ドピンの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130548A (ja) |
-
1982
- 1982-01-29 JP JP57012700A patent/JPS58130548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58130548A (ja) | 1983-08-04 |
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