JPH0588651A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【構成】 この方法では、ランダムアクセスメモリＱ
１、Ｑ２から画像信号を単位量ずつ読み出して、シリア
ルアクセスメモリ３０に格納し、これをアナログ変換し
ながら表示する場合に、シリアルアクセスメモリ３０に
は２ラスタ分以上の画像信号を連続して一時格納する。
そして、１ラスタ分ずつを選択し、順に表示装置側に転
送する。 【効果】 １フレーム分の画像信号のフレームメモリへ
の格納方法を変更し、従来と同容量のフレームメモリに
２画面分の画像信号が格納できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブラウン管ディスプレ
イなどの表示装置に表示される画像信号を格納するもの
であって、ランダムアクセスおよびシリアル出力の可能
なメモリ制御方法に関する。

【０００２】

【従来の技術】情報処理装置のブラウン管ディスプレイ
などに表示される画像の表示制御は次のように行われ
る。図２に従来の画像表示制御部ブロック図を示す。図
の制御部は、ＣＰＵ１により制御される。このＣＰＵ１
には、システムバス２を介して描画コントローラ３が接
続されている。また、この描画コントローラ３には、グ
ラフィックデータバス４を介してフレームメモリ５が接
続されている。さらに、描画コントローラ３には、グラ
フィックアドレスバス６を介してアドレスコントローラ
７が接続され、アドレスコントローラ７はフレームメモ
リ５に対し、ＦＲＭアドレスバス８およびイネーブルコ
ントロール９を介して接続されている。一方、アドレス
コントローラ７には、ＣＲＴＣ１１がＣＲＴリフレッシ
ュアドレスバス１２を介して接続されている。またＣＲ
ＴＣ１１の出力するシフトクロック１３はフレームメモ
リ５に入力するよう結線されている。フレームメモリ５
は、ピクセルデータバス１４を介してＲＡＭＤＡＣ１５
に接続され、ＲＡＭＤＡＣ１５の出力するアナログＲＧ
Ｂ出力１６がＣＲＴ１７に入力するよう構成されてい
る。

【０００３】上記ＣＰＵ１は、描画コントローラ３に対
して、描画すべき色や図形等の描画コマンドを与える。
描画コントローラ３はこのコマンドを受け入れて、フレ
ームメモリ５に所定の図形に対応する画像信号を書き入
れる。また、必要に応じてフレームメモリ５から所定の
部分の画像信号を読み取り、それに加工を加えた上で再
びフレームメモリ５に書き込む。アドレスコントローラ
７はこのような描画動作に必要なアドレス信号をフレー
ムメモリ５に向け出力する。ＲＡＭＤＡＣ１５はフレー
ムメモリ５の出力を受け入れてアナログ信号に変換し、
ＣＲＴ１７に向け出力する。ＣＲＴ１７はそのアナログ
ＲＧＢ出力１６に従って所定の画像を表示する。なお、
上記のような動作を行うため、フレームメモリ５は、例
えばデュアルポートＲＡＭから構成され、描画コントロ
ーラ３によるランダムアクセスを許容する一方、ＲＡＭ
ＤＡＣ１５に対して画像信号をシリアル出力する構成と
されている。

【０００４】図３に図２に示した従来装置の要部説明図
を示す。図は図２のアドレスコントローラ７およびフレ
ームメモリ５の部分をさらに詳細にブロック図にしたも
のである。図において、アドレスコントローラ７は、ロ
ーアドレスドライバ７−１、カラムアドレスドライバ７
−２、ローアドレスドライバ７−３およびカラムアドレ
スドライバ７−４から構成されている。ローアドレスド
ライバ７−１およびカラムアドレスドライバ７−２は、
それぞれ図２に示す描画コントローラ３のグラフィック
アドレスバス６に接続されており、フレームメモリ５に
対する描画動作の際のアクセスに使用される。またロー
アドレスドライバ７−３は、図２に示すＣＲＴＣ１１の
ＣＲＴリフレッシュアドレスバス１２に接続されてお
り、このアドレス信号はフレームメモリ５から画像信号
を読み出し、シリアルに出力するための制御を行う部分
である。このように生成されるアドレス信号は、ＦＲＭ
アドレスバス８を介してフレームメモリ５に入力する。
フレームメモリ５は、ここではＱ１とＱ２の２ブロック
から構成され、アドレスコントローラ７から出力される
イネーブルコントロール９によって、Ｑ１又はＱ２のい
ずれか一方が選択され、読み出しあるいは書き込みに使
用される。図のインバータ５−１および５−２は、イネ
ーブルコントロール９の信号をフレームメモリ５のＱ１
に対し反転して入力するためのものである。

【０００５】即ち、上記フレームメモリ５に対し所定の
画像信号を書き込む場合には、アドレスコントローラ７
におけるローアドレスドライバ７−１およびカラムアド
レスドライバ７−２からアドレス信号が前後して入力
し、グラフィックデータバス４を介してデータが入力す
る。この場合、イネーブルコントロール９によってＱ１
あるいはＱ２が選択される。一方、データをピクセルデ
ータバス１４に対し、シリアルに出力する場合には、ロ
ーアドレスドライバ７−３およびカラムアドレスドライ
バ７−４から入力するアドレス信号を順次受け入れて、
シフトクロック１３にタイミングを合わせてデータが出
力される。この場合にもイネーブルコントロール９によ
りフレームメモリ５のＱ１あるいはＱ２のいずれか一方
が選択される。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
なフレームメモリ５は、例えば次のように構成され、使
用される。図４に従来装置のフレームメモリ動作説明図
を示す。図のように、このフレームメモリは例えば、２
５６Ｋ×４ビットのデュアルポートＲＡＭを１６個で構
成し、２ＭＢのメモリ容量を持つ。ここで１ピクセルが
８ビットとすれば、図のようにフレームメモリのＱ１、
Ｑ２はそれぞれ、２０４８×５１２ピクセルのメモリ空
間を持つ。このとき表示しようとする画像の１フレーム
が１１２０×７６８ピクセル構成とした場合、図のハッ
チングのようにメモリ領域を設定し画像表示を行う。こ
の場合、ハッチングを付した部分以外の領域は使用され
ない領域となる。さて、ここでこのようなフレームメモ
リに格納されたデータを図２に示したＲＡＭＤＡＣ１５
に出力する場合には、データをシリアルアクセスメモリ
（ＳＡＭ）１８に書き込んで出力することになる。即
ち、この例では、ＲＡＭＤＡＣ１５は例えば４ピクセル
ずつディジタル画像信号を受け入れて、これをアナログ
画像信号に変換する。従って、一旦図のようにＳＡＭ１
８中に画像信号を４ピクセル分ずつシリアルに書き込
む。

【０００７】このような動作は通常ＣＲＴ１７の１ラス
タ分ずつ一挙に行う必要がある。この１ラスタを構成す
るピクセル数は図４に示す１１２０ピクセルである。そ
のためＳＡＭ１８を４×５１２ピクセルで構成し、例え
ばＱ１の第１番目のラスタを２０４８ピクセル分順に読
み出し、これをＳＡＭ１８に格納する。そして有効な部
分の画像信号のみをシリアルに取り出してＲＡＭＤＡＣ
１５でアナログ変換する動作を行う。このような動作を
７６８ラスタ分繰り返すことによってＣＲＴ１７に１フ
レームの画面を表示する。上記のように１１２０×７６
８ピクセルの解像度を実現するためには、フレームメモ
リを２０４８×１０２４ピクセル分用意しなければなら
ない。従って、このフレームメモリの全容量２０４８Ｋ
ピクセルに対し、表示に使用するピクセル数は８４０Ｋ
ピクセルとなり、実際に１画面分以上の無駄な領域を残
してしまうという問題があった。本発明は、以上の点に
着目してなされたもので、フレームメモリの使用方法を
工夫することによって、従来と同様の容量で２画面分の
制御を行うことができるようにし、メモリの有効利用を
図ったメモリ制御方法を提供することを目的とするもの
である。

【０００８】

【課題を解決するための手段】本発明のメモリ制御方法
は１フレーム分の画像信号を、２ラスタ分以上一括して
連続高速アクセス可能なランダムアクセスメモリに格納
し、このランダムアクセスメモリから、前記画像信号を
一括して２ラスタ分以上ずつ読み出して、シリアルアク
セスメモリに一時格納し、このシリアルアクセスメモリ
から１ラスタ分ずつ順に前記画像信号を選択しながら表
示装置側に転送することを特徴とするものである。

【０００９】

【作用】この方法では、ランダムアクセスメモリから画
像信号を単位量ずつ読み出して、シリアルアクセスメモ
リに格納し、これをアナログ変換しながら表示する場合
に、シリアルアクセスメモリには２ラスタ分以上の画像
信号を連続して一時格納する。そして、１ラスタ分ずつ
を選択し、順に表示装置側に転送する。これによって、
１フレーム分の画像信号のフレームメモリへの格納方法
を変更し、従来と同容量のフレームメモリに２画面分の
画像信号が格納できるようになる。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のメモリ制御方法実施例を示す説
明図である。図に示すように本発明の方法においては、
図４において説明したフレームメモリの２つのブロック
Ｑ１およびＱ２を、４０９６×５１２ピクセル構成のメ
モリとして使用する。そして、１フレーム分の画像信号
を、図のハッチングに示すように３３６０×２５６ピク
セルの領域に格納する。この場合、このフレームメモリ
にカラムアドレスを供給しながらアクセスした場合に
は、一挙に３ラスタ分の画像信号が読み取られる。これ
を図のように４×１０２４ピクセル構成のデータがシリ
アルに格納できるシリアルアクセスメモリ３０に格納す
る。そして図の、、のタイミングで、ハッチング
を付した１ラスタ分のデータがそれぞれ順番に読み出さ
れ、ＲＡＭＤＡＣ１５でアナログ変換される。

【００１１】上記のようにフレームメモリを使用する
と、従来と同一容量のメモリを用いて、図１に示すよう
に４０９６×２５６ピクセルの画像信号格納領域を２個
設けることが可能になる。このアクセスも先に説明した
と同様の手順による。これによって、例えば動画の表示
を行うような場合、２フレーム分の領域を交互に使用し
てちらつきの少ないきわめて高画質な表示を行うことが
可能になる。即ち、この場合、一方のフレームに画像信
号を書き込み中他方の信号を表示のために読み出すとい
った使い方を行う。上記のようなフレームメモリの使用
方法を実現するために、次のような装置を使用する。

【００１２】図５に本発明の画像表示制御部ブロック図
を示す。図の装置は、先に図２を用いて説明した装置と
ほぼ同様の構成であり、図２の装置に対し、表示画面選
択レジスタ２３が追加されたものである。従って、これ
以外の部分には図２に表示したと同一の符号を付し、重
複する説明を省略する。なお、表示画面選択レジスタ２
３はＣＰＵ１とシステムバス３を介して接続され、また
アドレスコントローラ２０に対し、表示画面選択信号２
４を出力する構成とされている。

【００１３】図６に図５に示す装置の要部ブロック図を
示す。図６は図５に示す装置のアドレスコントローラ２
０およびフレームメモリ２１の部分の詳細なブロックを
示したものである。アドレスコントローラ２０は、ロー
アドレスドライバ２０−１、カラムアドレスドライバ２
０−２、ローアドレスドライバ２０−３、カラムアドレ
スジェネレータ２０−４およびピクセルデータイネーブ
ルコントローラ２０−５から構成されている。ローアド
レスドライバ２０−１およびカラムアドレスドライバ２
０−２は、グラフィックアドレスバス６に接続されてお
り、先に図３を用いて説明したと同様にフレームメモリ
２１に対し、所定の画像信号を書き込みあるいは描画コ
ントローラ３の側に画像信号を読み出す動作に使用され
る。

【００１４】またローアドレスドライバ２０−３および
カラムアドレスジェネレータ２０−４は、フレームメモ
リ２１に格納されたデータを図１で説明したようにシリ
アルアクセスメモリ（ＳＡＭ）３０に再格納するための
アドレス信号を出力する部分である。これらはＣＲＴリ
フレッシュアドレスバス１２に接続されている。そし
て、ローアドレスドライバ２０−３には、図１に示した
表示画面選択信号２４が入力する。これによって、図１
に示したフレームメモリの上半分Ｑ１をアクセスするか
下半分Ｑ２をアクセスするかが選択される。

【００１５】カラムアドレスジェネレータ２０−４およ
びピクセルデータイネーブルコントローラ２０−５は、
図１に示したように横方向に４０９６ピクセル分のデー
タをアクセスするために、Ｑ１からＱ２へアドレスを順
に切り換えるよう、そのアドレス信号を出力する回路で
ある。具体的には、図１に示すように、初めの１ラスタ
分はＱ１の先頭から１１２０ピクセル分の読み出しによ
り、次の１ラスタ分は全半部分はＱ１から、残りの部分
はＱ２から読み出される。そして３ラスタ目について
は、Ｑ２の途中から読み出されることになる。このよう
なアドレスの選択を図６のピクセルデータイネーブルコ
ントローラ２０−５が実行するよう構成されている。上
記カラムアドレスジェネレータ２０−４に入力するＣＲ
ＡＣ１〜ＣＲＡＣ０という信号は、ＣＲＴＣ１１から入
力する信号である。この内容は１ラスタごとにインクリ
メントする三進カウンタの出力で、２ビットから構成さ
れる。またローアドレスドライバ２０−３に入力するＣ
ＲＡＲ７〜ＣＲＡＲ０の信号は、３ラスタごとにインク
リメントする８ビットカウンタの出力である。なお、表
示画面選択信号２４はローアドレスの最上位ビットに使
用される。

【００１６】以上によって、フレームメモリから一括し
て３ライン分を含む４０９６ピクセル分の画像信号がシ
リアルアクセスメモリ３０に読み出され、４×１０２４
ピクセルの画像信号となり、これが４ピクセル分ずつア
ナログ変換されて画像表示に使用されることになる。こ
のような画像信号がＳＡＭ３０に入力すると、その都度
３ラスタ分の画像信号が順に読み出されていくことにな
る。図７に図５に示す装置の要部変形例ブロック図を示
す。この例の場合には、図６のものに比べてピクセルデ
ータイネーブルコントローラ２０−５が省略されてい
る。そして、フレームメモリ３１からはＱ１、Ｑ２の出
力が同時にパラレルに出力される構成とされている。即
ち、この例では、例えば図５に示すＲＡＭＤＡＣ１５が
一挙に８ピクセル分のデータをアナログ変換できる構成
のものとする。このような場合には別の処理方法が可能
となる。

【００１７】図８に図７に示す装置の動作説明図を示
す。この場合、フレームメモリ自体の構成は５１２×４
０９６ピクセルとなり、図１に示すものと同様である。
しかしながら、この場合のデータ格納は図８に示すよう
に、ラスタ方向に見た場合Ｑ１とＱ２が４ピクセル分ご
とに交互に使用される。即ち、この例の場合にもラスタ
方向に４０９６ピクセル分が一括して読み出されるが、
その画像信号の読み取りは４ピクセルごとにＱ１、Ｑ
２、Ｑ１、Ｑ２といった順に読み出される。これが図の
下側に示したＳＡＭ３１および３２にちょうど８ピクセ
ル分が並列になるように順に格納されていく。従って、
Ｑ１用のＳＡＭ３１とＱ２用のＳＡＭ３２を図のように
並べた場合、それぞれ８ピクセル分ずつのデータがシリ
アルに３ライン分、図のようにＳＡＭ３１、３２に格納
されることになる。この状態で８ピクセル分ずつ、即
ち、８×８＝６４ビット分ずつがＲＡＭＤＡＣ１５に向
けて読み出される。このような構成にすることによって
も、図１に示した例と同様に従来のフレームメモリと同
一容量のメモリを用いて２画面分のデータを格納するこ
とができる。

【００１８】

【発明の効果】以上説明した本発明のメモリ制御方法に
よれば、１フレーム分の画像信号を２ラスタ分以上一括
して連続アクセス可能なランダムアクセスメモリに格納
し、このメモリから画像信号を２ラスタ分以上一括して
読み出してシリアルアクセスメモリに格納して、その後
１ラスタ分ずつを順に画像信号表示装置側に転送するよ
うにしたので、従来と同様の容量のフレームメモリを用
いて従来の１フレーム分に対し、２フレーム分の画像信
号を格納できる。これにより、従来よりもフレームメモ
リの有効利用を図ることができ、また同時に２フレーム
分の画像信号を格納することによって一方を書き込み、
一方を読み出しに使用し、動画のちらつきを防止する等
の表示画像の高画質化を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明のメモリ制御方法説明図である。

【図２】従来の画像表示制御部ブロック図である。

【図３】従来装置の要部ブロック図である。

【図４】従来装置のフレームメモリ動作説明図である。

【図５】本発明の実施に適する画像表示制御部ブロック
図である。

【図６】図５に示す装置の要部ブロック図である。

【図７】図５に示す装置の要部変形例ブロック図であ
る。

【図８】図７に示す装置の動作説明図である。

【符号の説明】

Ｑ１、Ｑ２ ランダムアクセスメモリ ３０ ＳＡＭ（シリアルアクセスメモリ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １フレーム分の画像信号を、２ラスタ分
   以上一括して連続高速アクセス可能なランダムアクセス
   メモリに格納し、 このランダムアクセスメモリから、前記画像信号を一括
   して２ラスタ分以上ずつ読み出して、シリアルアクセス
   メモリに一時格納し、 このシリアルアクセスメモリから１ラスタ分ずつ順に前
   記画像信号を選択しながら表示装置側に転送することを
   特徴とするメモリ制御方法。